JPH0634547B2 - 時間スイッチ - Google Patents
時間スイッチInfo
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- JPH0634547B2 JPH0634547B2 JP58090031A JP9003183A JPH0634547B2 JP H0634547 B2 JPH0634547 B2 JP H0634547B2 JP 58090031 A JP58090031 A JP 58090031A JP 9003183 A JP9003183 A JP 9003183A JP H0634547 B2 JPH0634547 B2 JP H0634547B2
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- time slot
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- Prior art date
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
- H04Q11/06—Time-space-time switching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、時分割交換機の時分割スイツチなどにおい
て、タイムスロツト入替えばかりでなく、速度変換およ
び多重化または多重分離をも行うための時間スイッチに
関するものである。
て、タイムスロツト入替えばかりでなく、速度変換およ
び多重化または多重分離をも行うための時間スイッチに
関するものである。
現在のデイジタル電話網において、音声信号は、周期１
２５μｓ，データ８ビット／周期の64kb／ｓデイジタル
信号として交換・伝送される。したがつて、デイジタル
電話網に供される時分割交換機は、一般に６４kb/s単位
での交換を行うように開発されている。
２５μｓ，データ８ビット／周期の64kb／ｓデイジタル
信号として交換・伝送される。したがつて、デイジタル
電話網に供される時分割交換機は、一般に６４kb/s単位
での交換を行うように開発されている。
一方、フアクシミリ通信，データ通信等のような６４kb
/s未満の速度で充分であるサービスに対しても経済的に
対応しうるべく、８kb/s×Ｎ（Ｎ＝１，２，４，８）の
多元速度を扱うことができる多元デイジタル網の実現が
切望されている。
/s未満の速度で充分であるサービスに対しても経済的に
対応しうるべく、８kb/s×Ｎ（Ｎ＝１，２，４，８）の
多元速度を扱うことができる多元デイジタル網の実現が
切望されている。
第１図は、多元デイジタル網に対応する従来の時分割交
換機の通話路系の一例の構成でである。
換機の通話路系の一例の構成でである。
ここで、１は、Ｔ（時間スイッチ）×Ｓ（空間スイッ
チ）×Ｔ（時間スイッチ）構成の時分割スイッチ、２
は、伝送路１０１からのベアラ多重化信号（端末等に固
有のベアラ速度での多重化が行われた信号）をユニバー
サル信号（ベアラ信号について速度変換をして得た時分
割交換用の基本速度信号、例えば６４kb/s信号）に変換
するベアラユニバーサル多重変換装置、３は、ユニバー
サル信号をベアラ多重化信号に変換して伝送路１０４に
送出するユニバーサルベアラ多重化変換装置である。
チ）×Ｔ（時間スイッチ）構成の時分割スイッチ、２
は、伝送路１０１からのベアラ多重化信号（端末等に固
有のベアラ速度での多重化が行われた信号）をユニバー
サル信号（ベアラ信号について速度変換をして得た時分
割交換用の基本速度信号、例えば６４kb/s信号）に変換
するベアラユニバーサル多重変換装置、３は、ユニバー
サル信号をベアラ多重化信号に変換して伝送路１０４に
送出するユニバーサルベアラ多重化変換装置である。
このようなユニバーサル信号への変換は、一般に時分割
交換機内の動作が上述の基本速度信号で行われているた
め、多元速度の夫々の速度について必要となるものであ
る。
交換機内の動作が上述の基本速度信号で行われているた
め、多元速度の夫々の速度について必要となるものであ
る。
伝送路１０１上では、８kb/s×Ｎ（Ｎ＝１，２，４）信
号の８／Ｎ回線分が６４kb/sの１タイムスロツトに多重
化されている（当然ながらＮ＝８のベアラ速度６４kb/s
についてはベアラ多重化はありえない。）。ベアラユニ
バーサル多重変換装置２は、その入力をＮ個のユニバー
サル信号（６４kb/s）に変換して内部ハイウエイ102へ
送出する。
号の８／Ｎ回線分が６４kb/sの１タイムスロツトに多重
化されている（当然ながらＮ＝８のベアラ速度６４kb/s
についてはベアラ多重化はありえない。）。ベアラユニ
バーサル多重変換装置２は、その入力をＮ個のユニバー
サル信号（６４kb/s）に変換して内部ハイウエイ102へ
送出する。
このユニバーサル信号は、時分割スイッチ１で６４kb/s
単位で交換されたのち、内部ハイウエイ１０３を経てユ
ニバーサルベアラ多重変換装置３に入力され、ここでベ
アラ多重化信号に逆変換されて伝送路１０４へ送出され
る。
単位で交換されたのち、内部ハイウエイ１０３を経てユ
ニバーサルベアラ多重変換装置３に入力され、ここでベ
アラ多重化信号に逆変換されて伝送路１０４へ送出され
る。
更に、上記の両多重変換装置２，３について詳細に説明
する。
する。
まず、第２図は、ベアラユニバーサル多重変換装置の一
例のブロツク図である。
例のブロツク図である。
ここで、２１は、分離回路、２２，２３，２４は、それ
ぞれ、８kb/s×８のベアラ多重化信号をユニバーサル信
号（６４kb/s）×８へ、１６kb/s×４のベアラ多重化信
号をユニバーサル信号×４へ、また３２kb/s×２のベア
ラ多重化信号をユニバーサル信号×２へ変換するための
変換回路、２５は、多重化回路である。
ぞれ、８kb/s×８のベアラ多重化信号をユニバーサル信
号（６４kb/s）×８へ、１６kb/s×４のベアラ多重化信
号をユニバーサル信号×４へ、また３２kb/s×２のベア
ラ多重化信号をユニバーサル信号×２へ変換するための
変換回路、２５は、多重化回路である。
伝送路１０１は、８kb/s×８のベアラ多重化がされたタ
イムスロツト＃１、１６kb/s×４のベアラ多重化がされ
たタイムスロツト＃２、３２kb/s×２のベアラ多重化さ
れたタイムスロツト＃３およびベアラ速度６４kb/sの信
号のためのタイムスロツト＃４から構成されている。
イムスロツト＃１、１６kb/s×４のベアラ多重化がされ
たタイムスロツト＃２、３２kb/s×２のベアラ多重化さ
れたタイムスロツト＃３およびベアラ速度６４kb/sの信
号のためのタイムスロツト＃４から構成されている。
分離回路２１は、上記各信号をタイムスロツト＃１〜＃
４別に分離して各対応するリード２６，２７，２８，２
９に出力する。
４別に分離して各対応するリード２６，２７，２８，２
９に出力する。
変換回路２２，２３，２４は、各ベアラ速度８kb/s，１
６kb/s，３２kb/s対応に設けられたもので、各ベアラ多
重の分離と各ベアラ速度のユニバーサル速度（６４kb/
s）への変換とを行い、リード２６Ａ，２７Ａ，２８Ａ
へ送出をする。
６kb/s，３２kb/s対応に設けられたもので、各ベアラ多
重の分離と各ベアラ速度のユニバーサル速度（６４kb/
s）への変換とを行い、リード２６Ａ，２７Ａ，２８Ａ
へ送出をする。
このようにして得られたユニバーサル信号は、多重化回
路２５で多重化されて内部ハイウエイ１０２へ送出され
る。なお、ベアラ速度64kb/sの信号については速度変換
を行う必要がなく、分離回路２１で分離されたのち、直
ちに多重化回路２５に入力される。
路２５で多重化されて内部ハイウエイ１０２へ送出され
る。なお、ベアラ速度64kb/sの信号については速度変換
を行う必要がなく、分離回路２１で分離されたのち、直
ちに多重化回路２５に入力される。
次に、第３図は、ユニバーサルベアラ多重変換装置の一
例のブロツク図である。
例のブロツク図である。
ここで、３１は、分離回路、３２，３３，３４は、それ
ぞれ、ユニバーサル信号×８を８kb/s×８のベアラ多重
化信号へ、ユニバーサル信号×４を１６kb/s×４のベア
ラ多重化信号へ、また、ユニバーサル信号×２を３２kb
/s×２のベアラ多重化信号へ変換するための変換回路、
３５は、多重化回路である。
ぞれ、ユニバーサル信号×８を８kb/s×８のベアラ多重
化信号へ、ユニバーサル信号×４を１６kb/s×４のベア
ラ多重化信号へ、また、ユニバーサル信号×２を３２kb
/s×２のベアラ多重化信号へ変換するための変換回路、
３５は、多重化回路である。
内部ハイウエイ１０３は、ベアラ速度８kb/sの信号に関
するユニバーサル信号のタイムスロツト＃１〜＃８、ベ
アラ速度１６kb/sの信号に関する同タイムスロツト＃９
〜＃１２、ベアラ速度３２kb/sの信号に関する同タイム
スロツト＃13，＃１４およびベアラ速度６４kb/sの信号
のタイムスロツト＃１５から構成されている。
するユニバーサル信号のタイムスロツト＃１〜＃８、ベ
アラ速度１６kb/sの信号に関する同タイムスロツト＃９
〜＃１２、ベアラ速度３２kb/sの信号に関する同タイム
スロツト＃13，＃１４およびベアラ速度６４kb/sの信号
のタイムスロツト＃１５から構成されている。
分離回路３１は、上記各信号を各タイムスロツト＃１〜
＃１５別に分離し、その＃１〜＃８はリード３６に、同
＃９〜＃１２はリード３７に、同＃１３，＃１４はリー
ド３８に、また同＃１５はリード３９に送出する。
＃１５別に分離し、その＃１〜＃８はリード３６に、同
＃９〜＃１２はリード３７に、同＃１３，＃１４はリー
ド３８に、また同＃１５はリード３９に送出する。
変換回路３２，３３，３４は、各ベアラ速度８kb/s，１
６kb/s，３２kb/s対応に設けられたもので、各ベアラ速
度対応にユニバーサル信号からベアラ信号への速度変換
を行うとともに、夫々６４kb/sのベアラ多重化を行う。
６kb/s，３２kb/s対応に設けられたもので、各ベアラ速
度対応にユニバーサル信号からベアラ信号への速度変換
を行うとともに、夫々６４kb/sのベアラ多重化を行う。
このようにして得られた６４kb/sのベアラ多重化信号
は、リード３６Ａ，３７Ａ，３８Ａへ送出され、リード
３９の６４kb/s信号とともに、多重化回路３５で多重化
されて伝送路１０４へ送出される。
は、リード３６Ａ，３７Ａ，３８Ａへ送出され、リード
３９の６４kb/s信号とともに、多重化回路３５で多重化
されて伝送路１０４へ送出される。
このように、上述の従来例は、時分割スイッチ１の前後
に相当に複雑な上記の両多重変換装置２，３が別途に必
要であるので不経済であるとともに、各タイムスロツト
とベアラ速度とが固定的に割り付けられてしまうのでベ
アラ速度間のトラヒツク変動に対しても柔軟に対処する
ことができない。
に相当に複雑な上記の両多重変換装置２，３が別途に必
要であるので不経済であるとともに、各タイムスロツト
とベアラ速度とが固定的に割り付けられてしまうのでベ
アラ速度間のトラヒツク変動に対しても柔軟に対処する
ことができない。
これは、上記時分割スイッチ１が、例えばＴ×Ｓ×Ｔ構
成のもので、基本速度６４kb/s単位でのみ交換を行うよ
うに考えられており、特に時間スイツチＴとして、６４
kb/s単位で固定したタイムスロツト入替え機能のみのも
のしかなく、ベアラ信号・ユニバーサル信号間の速度変
換およびベアラ多重化・多重分離の機能をも有するもの
が存在しなかつたからである。
成のもので、基本速度６４kb/s単位でのみ交換を行うよ
うに考えられており、特に時間スイツチＴとして、６４
kb/s単位で固定したタイムスロツト入替え機能のみのも
のしかなく、ベアラ信号・ユニバーサル信号間の速度変
換およびベアラ多重化・多重分離の機能をも有するもの
が存在しなかつたからである。
本発明の目的は、上記した従来技術の困難を克服し、ベ
アラ信号・ユニバーサル信号相互間の速度変換およびベ
アラ多重化に対して特別の装置を設ける必要がなく、ベ
アラ速度間のトラヒツク変動にも融通性がある時分割ス
イツチを実現するための時間スイツチを提供することに
ある。
アラ信号・ユニバーサル信号相互間の速度変換およびベ
アラ多重化に対して特別の装置を設ける必要がなく、ベ
アラ速度間のトラヒツク変動にも融通性がある時分割ス
イツチを実現するための時間スイツチを提供することに
ある。
本発明に係る時間スイツチの構成は、入ハイウエイ上の
複数のタイムスロツトの夫々に対応させた複数のベアラ
信号を多重化したデータを受信する手段と、通話路メモ
リと、上記多重化したベアラ信号の各タイムスロットに
対応した固定アドレス指定によって各タイムスロットの
データを上記通話路メモリに書き込む手段と、各タイム
スロット内の少くも速度クラスとビット位置指定の情報
に基づいて出ハイウエイの各タイムスロット内の出力デ
ータを規定するための変換モードを設定する手段と、上
記通話路メモリに書込んだデータを該通話路メモリから
読出して得る交換した結果を出力する出ハイウエイの各
タイムスロットを示すアドレスにより読出した保持メモ
リの内容に基く可変アドレス指定によって、上記通話路
メモリ内のデータを読み出す手段と、該読み出したデー
タごとに上記設定する手段により設定した変換モードに
基づいた出力データのユニバーサル信号に変換する手段
とよりなることを特徴とする。
複数のタイムスロツトの夫々に対応させた複数のベアラ
信号を多重化したデータを受信する手段と、通話路メモ
リと、上記多重化したベアラ信号の各タイムスロットに
対応した固定アドレス指定によって各タイムスロットの
データを上記通話路メモリに書き込む手段と、各タイム
スロット内の少くも速度クラスとビット位置指定の情報
に基づいて出ハイウエイの各タイムスロット内の出力デ
ータを規定するための変換モードを設定する手段と、上
記通話路メモリに書込んだデータを該通話路メモリから
読出して得る交換した結果を出力する出ハイウエイの各
タイムスロットを示すアドレスにより読出した保持メモ
リの内容に基く可変アドレス指定によって、上記通話路
メモリ内のデータを読み出す手段と、該読み出したデー
タごとに上記設定する手段により設定した変換モードに
基づいた出力データのユニバーサル信号に変換する手段
とよりなることを特徴とする。
なお、これを要するに、通話路メモリについてシーケン
シヤル書込み，ランダム読出しを行い、複数タイムスロ
ツトへの多重分配を可能にするとともに、その多重分配
をされた信号を上記変換回路においてタイムスロツト単
位でユニバーサル信号に変換するものである。
シヤル書込み，ランダム読出しを行い、複数タイムスロ
ツトへの多重分配を可能にするとともに、その多重分配
をされた信号を上記変換回路においてタイムスロツト単
位でユニバーサル信号に変換するものである。
したがつて、この時間スイツチを時分割スイツチの初段
スイツチとして使用することにより、前述の従来例にお
けるベアラユニバーサル多重変換装置２を不要とし、大
幅な経済化を達成しようとするものである。
スイツチとして使用することにより、前述の従来例にお
けるベアラユニバーサル多重変換装置２を不要とし、大
幅な経済化を達成しようとするものである。
以下、本発明の実施例を図に基づいて説明する。
第４図は、本発明に係る時間スイツチの一実施例のブロ
ツク図、第５図は、その主要部タイミングチヤートであ
る。
ツク図、第５図は、その主要部タイミングチヤートであ
る。
ここで、１０は８ビツトのシフトレジスタ、１１は８ビ
ツトのレジスタ、１２は８ビツト，１６語の通話路メモ
リ、１３は変換回路、１４は８ビツトのレジスタ、１５
はカウンタ、１６は９ビツト，１６語の保持メモリであ
る。なお、第５図の各波形には、第４図の対応するリー
ド番号と同一の番号が付与してある。
ツトのレジスタ、１２は８ビツト，１６語の通話路メモ
リ、１３は変換回路、１４は８ビツトのレジスタ、１５
はカウンタ、１６は９ビツト，１６語の保持メモリであ
る。なお、第５図の各波形には、第４図の対応するリー
ド番号と同一の番号が付与してある。
入ハイウエイ２０１は、例えば、各８ビツト構成の４タ
イムスロツトＴＳ１〜ＴＳ４が８kHz周期で多重化され
た２５６kb/sのハイウエイであり、そのデータは、シフ
トレジスタ１０にクロツク２０２で蓄えられ、１タイム
スロツト分だけシフトされた後にクロツク２０３でレジ
スタ１１に並列にセツトされる。そして、カウンタ１５
から与えられるアドレスに従い、通話路メモリ１２の対
応アドレスにクロツク２０９によつて書き込まれる。こ
こで、上記タイムスロツトＴＳ１〜ＴＳ４は、上記アド
レス０〜３に夫々対応しており、この例では通話路メモ
リ１２の２ビットの書込みアドレスＷＡ１，ＷＡ２によ
って固定アドレスで書込まれる。
イムスロツトＴＳ１〜ＴＳ４が８kHz周期で多重化され
た２５６kb/sのハイウエイであり、そのデータは、シフ
トレジスタ１０にクロツク２０２で蓄えられ、１タイム
スロツト分だけシフトされた後にクロツク２０３でレジ
スタ１１に並列にセツトされる。そして、カウンタ１５
から与えられるアドレスに従い、通話路メモリ１２の対
応アドレスにクロツク２０９によつて書き込まれる。こ
こで、上記タイムスロツトＴＳ１〜ＴＳ４は、上記アド
レス０〜３に夫々対応しており、この例では通話路メモ
リ１２の２ビットの書込みアドレスＷＡ１，ＷＡ２によ
って固定アドレスで書込まれる。
保持メモリ１６の１６ヶの各アドレスはアドレスバス２
１２を介して与えられる４ビットの書込みアドレスＷＡ
１〜ＷＡ４によって与えられ、このアドレスは通話路メ
モリ１２の出タイムスロット２０６の各タイムスロット
の順番に一致している。
１２を介して与えられる４ビットの書込みアドレスＷＡ
１〜ＷＡ４によって与えられ、このアドレスは通話路メ
モリ１２の出タイムスロット２０６の各タイムスロット
の順番に一致している。
一方、通話路メモリ１２の読出しは、保持メモリ１６の
記憶内容に従つて行われる。すなわち、保持メモリ１６
の読出しアドレス２１５の値は、出ハイウエイ２０８の
接続すべきタイムスロツト番号と一致しており、上記読
出しアドレス２１５により保持メモリ１６を読出して
（可変アドレス指定）、保持メモリ１６の対応アドレス
には、入ハイウエイ２０１のタイムスロツト番号と変換
回路１３の変換モードとが記憶されている。
記憶内容に従つて行われる。すなわち、保持メモリ１６
の読出しアドレス２１５の値は、出ハイウエイ２０８の
接続すべきタイムスロツト番号と一致しており、上記読
出しアドレス２１５により保持メモリ１６を読出して
（可変アドレス指定）、保持メモリ１６の対応アドレス
には、入ハイウエイ２０１のタイムスロツト番号と変換
回路１３の変換モードとが記憶されている。
そして、保持メモリ１６から読出された入ハイウエイ２
０１のタイムスロツト指定２１７に従い、通話路メモリ
１２から前記動作で書込まれた入ハイウエイ２０１の該
当タイムスロツトのデータが読出される。このデータ
は、保持メモリ１６から読出された変換モードによつて
変換回路１３でユニバーサル信号に変換されたのち、ク
ロツク210によつてレジスタ１４にセツトされ、出ハイ
ウエイ２０８に出力される。
０１のタイムスロツト指定２１７に従い、通話路メモリ
１２から前記動作で書込まれた入ハイウエイ２０１の該
当タイムスロツトのデータが読出される。このデータ
は、保持メモリ１６から読出された変換モードによつて
変換回路１３でユニバーサル信号に変換されたのち、ク
ロツク210によつてレジスタ１４にセツトされ、出ハイ
ウエイ２０８に出力される。
次に、入ハイウエイ２０１のタイムスロツトＴＳ１にベ
アラ速度３２kb/sの２つの信号のデータＡ，Ｂが多重化
されており、これを出ハイウエイ２０８のタイムスロツ
トＴＳ６と同７とに分離してユニバーサル信号化する場
合を例として、さらに詳細に本時間スイツチの動作を説
明する。
アラ速度３２kb/sの２つの信号のデータＡ，Ｂが多重化
されており、これを出ハイウエイ２０８のタイムスロツ
トＴＳ６と同７とに分離してユニバーサル信号化する場
合を例として、さらに詳細に本時間スイツチの動作を説
明する。
本動作は、入ハイウエイ２０１のタイムスロツトＴＳ１
のデータＡを出ハイウエイ２０８のタイムスロツトＴＳ
６にスイツチしてユニバーサル信号に変換する接続と、
入ハイウエイ２０１のタイムスロツトＴＳ１のデータＢ
を出ハイウエイ208のタイムスロツトＴＳ７にスイツチ
してユニバーサル信号に変換する接続とから構成され
る。
のデータＡを出ハイウエイ２０８のタイムスロツトＴＳ
６にスイツチしてユニバーサル信号に変換する接続と、
入ハイウエイ２０１のタイムスロツトＴＳ１のデータＢ
を出ハイウエイ208のタイムスロツトＴＳ７にスイツチ
してユニバーサル信号に変換する接続とから構成され
る。
第６図は、その接続命令のフオーマツト図であつて、保
持メモリ１６に送出される接続命令のフオマツトを示し
ている。また、第７図は、変換真理値の説明図であつ
て、変換モードのコーデイングと変換回路１３の真理値
との関係を示しており、ビツトＩ５〜Ｉ９で指定される
変換モードに対応し、変換回路１３は入力Ｘ１〜８に対
して出力Ｙ１〜８を送出する。さらに、第８図は、上記
の変換回路１３の詳細ブロツク図であつて、上記真理値
に従つて変換処理を行うものである。その２０〜２６は
２入力，１出力のセレクタ、２７〜３４は４入力，１出
力のセレクタであつて、制御入力Ｃ１〜Ｃ５に従つて選
択動作を行う。
持メモリ１６に送出される接続命令のフオマツトを示し
ている。また、第７図は、変換真理値の説明図であつ
て、変換モードのコーデイングと変換回路１３の真理値
との関係を示しており、ビツトＩ５〜Ｉ９で指定される
変換モードに対応し、変換回路１３は入力Ｘ１〜８に対
して出力Ｙ１〜８を送出する。さらに、第８図は、上記
の変換回路１３の詳細ブロツク図であつて、上記真理値
に従つて変換処理を行うものである。その２０〜２６は
２入力，１出力のセレクタ、２７〜３４は４入力，１出
力のセレクタであつて、制御入力Ｃ１〜Ｃ５に従つて選
択動作を行う。
なお、上記以外のベアラ速度等の例については、第６
図，第７図から類推が容易であるので説明を省略する。
図，第７図から類推が容易であるので説明を省略する。
図には示されていない交換機の制御装置は、アドレスバ
ス２１２，データバス２１１により、出タイムスロツ
ト，入タイムスロツト，変換モード（速度クラス，ビツ
ト位置指定）を指定し、クロツク線２１３への書込信号
によつて保持メモリ１６に接続命令を書込む。すなわ
ち、第１接続命令で保持メモリの“0110”番地にデータ
“000110000”が、また、第２接続命令で“0111”番地
にデータ“000110001”が書込まれる。
ス２１２，データバス２１１により、出タイムスロツ
ト，入タイムスロツト，変換モード（速度クラス，ビツ
ト位置指定）を指定し、クロツク線２１３への書込信号
によつて保持メモリ１６に接続命令を書込む。すなわ
ち、第１接続命令で保持メモリの“0110”番地にデータ
“000110000”が、また、第２接続命令で“0111”番地
にデータ“000110001”が書込まれる。
出ハイウエイ２０８のタイムスロツトＴＳ６に対応する
タイミングで保持メモリ１６の番地“0110”の記憶内容
“000110000”が読出され、入タイムスロツトに対応す
る上位４ビツトＯ１〜Ｏ４＝“0001”は、通話路メモリ
１２の読出アドレスＲＡ１〜ＲＡ４に、変換モードに対
応する下位５ビツトＯ５〜Ｏ９＝“10000”は、変換回
路１３の制御信号Ｃ１〜Ｃ５に入力される。
タイミングで保持メモリ１６の番地“0110”の記憶内容
“000110000”が読出され、入タイムスロツトに対応す
る上位４ビツトＯ１〜Ｏ４＝“0001”は、通話路メモリ
１２の読出アドレスＲＡ１〜ＲＡ４に、変換モードに対
応する下位５ビツトＯ５〜Ｏ９＝“10000”は、変換回
路１３の制御信号Ｃ１〜Ｃ５に入力される。
なお、上記データの上位２ビツト（Ｏ５Ｏ６）“１０”
はベアラ速度３２kb/sに対応するもので、例えば、他に
は速度クラス“００”がベアラ速度８kb/sに対応し、
“０１”がベアラ速度１６kb/sに対応し、また、“１
１”が６４kb/sの速度クラスに対応するものである。
はベアラ速度３２kb/sに対応するもので、例えば、他に
は速度クラス“００”がベアラ速度８kb/sに対応し、
“０１”がベアラ速度１６kb/sに対応し、また、“１
１”が６４kb/sの速度クラスに対応するものである。
通話路メモリ１２から入ハイウエイ２０１のタイムスロ
ツトＴＳ１のデータ“ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈ”が読出されて変換回路１３の入力Ｘ１〜Ｘ８に入力
されると、変換ビツト位置指定に応じ、その出力Ｙ１〜
Ｙ８からデータ“aacceegg”が送出されてクロツク２１
０でレジスタ１４にセツトされる。
ツトＴＳ１のデータ“ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，
ｈ”が読出されて変換回路１３の入力Ｘ１〜Ｘ８に入力
されると、変換ビツト位置指定に応じ、その出力Ｙ１〜
Ｙ８からデータ“aacceegg”が送出されてクロツク２１
０でレジスタ１４にセツトされる。
すなわち上記第１接続命令により、入ハイウエイ２０１
のタイムスロツトＴＳ１の偶数ビツトに対応する速度３
２kb/s信号のデータは、出ハイウエイ２０８のタイムス
ロツトＴＳ６に６４kb/sのユニバーサル信号として出力
される。同様にして、入ハイウエイ201のタイムスロツ
トＴＳ１の奇数ビツトに対応する速度３２kb/sの信号デ
ータは、出ハイウエイ２０８のタイムスロツトＴＳ７に
６４kb/sのユニバーサル信号として出力される。
のタイムスロツトＴＳ１の偶数ビツトに対応する速度３
２kb/s信号のデータは、出ハイウエイ２０８のタイムス
ロツトＴＳ６に６４kb/sのユニバーサル信号として出力
される。同様にして、入ハイウエイ201のタイムスロツ
トＴＳ１の奇数ビツトに対応する速度３２kb/sの信号デ
ータは、出ハイウエイ２０８のタイムスロツトＴＳ７に
６４kb/sのユニバーサル信号として出力される。
本実施例では、入ハイウエイ２０１の多重度をｍ、出ハ
イウエイ２０８の多重度をｎとすると、ｍ＝４，ｎ＝１
６すなわちｍ＜ｎであるが、許容されるブロツク率の範
囲内でｍ＝ｎまたはｍ＞ｎとして集線機能を持たせるこ
とも可能である。
イウエイ２０８の多重度をｎとすると、ｍ＝４，ｎ＝１
６すなわちｍ＜ｎであるが、許容されるブロツク率の範
囲内でｍ＝ｎまたはｍ＞ｎとして集線機能を持たせるこ
とも可能である。
上記実施例の説明からも明らかなように、本発明によれ
ば、従来の時間スイツチに対して、保持メモリのビツト
幅の拡張と、符号変換回路とを付加するだけで、ベアラ
ユニバーサル多重変換装置を用いることなく多元ベアラ
速度の信号を扱いうることになるので、時分割スイツチ
の大幅な経済化が得られる。すなわち、通話路メモリに
対し固定アドレス書込み，可変アドレス読出しを行い、
各タイムスロット内のビット構成を変換することによ
り、複数タイムスロットへの多重分配を可能にするとと
もに、その多重分配をされた信号をタイムスロット単位
でユニバーサル信号に変換するものであり、これにより
読出し側のタイムスロットは、各ベアラ信号とは動的に
割付けることができるため、その扱いうるトラヒツク量
は各ベアラ信号のトラヒツクの合計にのみ依存し、各ベ
アラ信号のトラヒツク比率には依存しないので、ベアラ
信号間のトラヒツク変動に対して極めて大きい融通性が
得られ、その効果は顕著である。
ば、従来の時間スイツチに対して、保持メモリのビツト
幅の拡張と、符号変換回路とを付加するだけで、ベアラ
ユニバーサル多重変換装置を用いることなく多元ベアラ
速度の信号を扱いうることになるので、時分割スイツチ
の大幅な経済化が得られる。すなわち、通話路メモリに
対し固定アドレス書込み，可変アドレス読出しを行い、
各タイムスロット内のビット構成を変換することによ
り、複数タイムスロットへの多重分配を可能にするとと
もに、その多重分配をされた信号をタイムスロット単位
でユニバーサル信号に変換するものであり、これにより
読出し側のタイムスロットは、各ベアラ信号とは動的に
割付けることができるため、その扱いうるトラヒツク量
は各ベアラ信号のトラヒツクの合計にのみ依存し、各ベ
アラ信号のトラヒツク比率には依存しないので、ベアラ
信号間のトラヒツク変動に対して極めて大きい融通性が
得られ、その効果は顕著である。
第１図は、多元デイジタル網に対応する時分割交換機の
通話路系の一例の構成図、第２図は、そのベアラユニバ
ーサル多重変換装置の一例のブロツク図、第３図は、同
ユニバーサルベアラ多重変換装置の一例のブロツク図、
第４図は、本発明に係る時間スイツチの一実施例のブロ
ツク図、第５図は、その主要部タイミングチヤート、第
６図は、同接続命令のフオーマツト図、第７図は、同変
換真理値の説明図、第８図は、同変換回路の一実施例の
詳細ブロツク図である。 １０…シフトレジスタ、１１…レジスタ、１２…通話路
メモリ、１３…変換回路、１４…レジスタ、１５…カウ
ンタ、１６…保持メモリ、２０〜２６…２入力，１出力
のセレクタ、２７〜３４…４入力，１出力のセレクタ。
通話路系の一例の構成図、第２図は、そのベアラユニバ
ーサル多重変換装置の一例のブロツク図、第３図は、同
ユニバーサルベアラ多重変換装置の一例のブロツク図、
第４図は、本発明に係る時間スイツチの一実施例のブロ
ツク図、第５図は、その主要部タイミングチヤート、第
６図は、同接続命令のフオーマツト図、第７図は、同変
換真理値の説明図、第８図は、同変換回路の一実施例の
詳細ブロツク図である。 １０…シフトレジスタ、１１…レジスタ、１２…通話路
メモリ、１３…変換回路、１４…レジスタ、１５…カウ
ンタ、１６…保持メモリ、２０〜２６…２入力，１出力
のセレクタ、２７〜３４…４入力，１出力のセレクタ。
Claims (6)
- 【請求項１】入ハイウエイ上の複数のタイムスロットの
夫々に対応させた複数のベアラ信号を多重化したデータ
を受信する手段と，通話路メモリと、上記多重化したベ
アラ信号の各タイムスロットに対応した固定アドレス指
定によって各タイムスロットのデータを上記通話路メモ
リに書き込む手段と、各タイムスロット内の少くも速度
クラスとビット位置指定の情報に基づいて出ハイウエイ
の各タイムスロット内の出力データを規定するための変
換モードを設定する手段と、上記通話路メモリに書込ん
だデータを該通話路メモリから読出して得る交換した結
果を出力する出ハイウエイの各タイムスロットを示すア
ドレスにより読出した保持メモリの内容に基く可変アド
レス指定によって、上記通話路メモリ内のデータを読み
出す手段と、該読み出したデータごとに上記設定する手
段により設定した変換モードに基づいた出力データのユ
ニバーサル信号に変換する手段とよりなることを特徴と
する時間スイッチ。 - 【請求項２】特許請求の範囲第１項記載のものにおい
て、出入の各タイムスロットのビット長が８であり、ま
たベアラ速度が６４ｋｂ／ｓ、３２ｋｂ／ｓ、１６ｋｂ
／ｓもしくは８ｋｂ／ｓのいずれかに対応するものであ
ることを特徴とする時間スイッチ。 - 【請求項３】特許請求の範囲第２項記載のものにおい
て、ベアラ速度６４ｋｂ／ｓの速度クラスの変換モード
のときは、上記変換する手段への入力８ビットが、その
まま出力８ビットとなるようにしたことを特徴とする時
間スイッチ。 - 【請求項４】特許請求の範囲第２項記載のものにおい
て、ベアラ速度３２ｋｂ／ｓの速度クラスの変換モード
のときは、変換ビット位置指定に応じ、上記変換する手
段への入力８ビットを連続２ビットごとに区切り、それ
ぞれ、いずれか一方の指定ビットと同一内容の各連続２
ビットに変換して出力８ビットとするようにしたことを
特徴とする時間スイッチ。 - 【請求項５】特許請求の範囲第２項記載のもにおいて、
ベアラ速度１６ｋｂ／ｓの速度クラスの変換モードのと
きは、変換ビット位置指定に応じ、上記変換する手段へ
の入力８ビットを連続２ビットごとに区切り、それぞ
れ、いずれか一方の指定ビットと同一内容の各連続２ビ
ットに変換して出力８ビットとするようにしたことを特
徴とする時間スイッチ。 - 【請求項６】特許請求の範囲第２項記載のもにおいて、
ベアラ速度８ｋｂ／ｓの速度クラスの変換モードのとき
は、変換ビット位置指定に応じ、上記変換する手段への
入力８ビットを、すべて、いずれか１つの指定ビットと
同一内容のものに変換して出力８ビットとするようにし
たことを特徴とする時間スイッチ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090031A JPH0634547B2 (ja) | 1983-05-24 | 1983-05-24 | 時間スイッチ |
| DE8484105804T DE3485380D1 (de) | 1983-05-24 | 1984-05-22 | Zeitstufe eines zeitmultiplex-koppelfeldes. |
| EP84105804A EP0126484B1 (en) | 1983-05-24 | 1984-05-22 | Time switch in a time division switching network |
| US06/613,392 US4680752A (en) | 1983-05-24 | 1984-05-23 | Time switch in a time division switching network |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58090031A JPH0634547B2 (ja) | 1983-05-24 | 1983-05-24 | 時間スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59216391A JPS59216391A (ja) | 1984-12-06 |
| JPH0634547B2 true JPH0634547B2 (ja) | 1994-05-02 |
Family
ID=13987293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58090031A Expired - Lifetime JPH0634547B2 (ja) | 1983-05-24 | 1983-05-24 | 時間スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0634547B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799095A (en) * | 1980-12-12 | 1982-06-19 | Fujitsu Ltd | Memory switch control system of same speed in small bundle |
-
1983
- 1983-05-24 JP JP58090031A patent/JPH0634547B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59216391A (ja) | 1984-12-06 |
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