JP2538644B2

JP2538644B2 - インタ―フェイス変換装置

Info

Publication number: JP2538644B2
Application number: JP63148242A
Authority: JP
Inventors: 清佐藤
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-17
Filing date: 1988-06-17
Publication date: 1996-09-25
Anticipated expiration: 2011-09-25
Also published as: JPH01316853A

Description

【発明の詳細な説明】〔概要〕通信規約の異なるインターフェイス間におけるデータ
転送の際のインターフェイスの変換を行なうインターフ
ェイス変換装置に関し、インターフェイス変換のための制御情報およびデータ
を保持するメモリの入出力に使用されるデータバスのビ
ット数を少なくすることを目的とし、複数のチャネルを収容するインターフェイスと、該インターフェイスと通信規約の異なる他のインター
フェイスのチャネルとの間におけるデータ転送の際のイ
ンターフェイスの変換を行ない、前記転送に関わるデー
タ、および該転送に関わる制御情報を前記複数のチャネ
ル毎に保持する転送情報保持部と、該転送情報保持部と
前記複数のチャネルとの間におけるデータの入出力を仲
介する制御と、該転送情報保持部と前記他のインターフ
ェイスのチャネルとの間におけるデータの入出力を仲介
する制御と、該転送情報保持部の内容を修飾する制御と
を実行する変換制御部とを有してなるインターフェイス
変換装置において、前記転送情報保持部内においては、
前記制御の各々において同時に書き込み、あるいは読み
出しが行なわれるべきデータおよび制御情報について
は、該転送情報保持部のデータ入出力端子のそれぞれ異
なるビット部分を介して並行して書き込みあるいは読み
出しが行なわれ得るような領域に配置し、同時に書き込
み、あるいは読み出しが行なわれることのないデータお
よび制御情報については書き込みおよび読み出しに使用
するデータ入出力端子のビット部分を共通化するように
保持する領域を配置するように構成する。

〔産業上の利用分野〕

本発明は、通信規約の異なるインターフェイス間にお
けるデータ転送の際のインターフェイスの変換を行なう
インターフェイス変換装置に関する。

例えば、データ転送速度や多重化方式、あるいは、同
期／非同期、その他の通信規約等の、データ伝送方式を
異にするインターフェイス間においてデータ伝送を行な
うためには、一方のインターフェイスに適合する伝送方
式で送られてきたデータを他方のインターフェイスに適
合する方式で送り出してやる、すなわち、インターフェ
イス変換を行なう必要がある。

このようなインターフェイス変換を行なうために、各
チャネル毎に、インターフェイス変換のための制御情報
と転送されるデータとを保持するメモリ領域を有し、一
方のインターフェイスのチャネルからのデータを一旦該
メモリ領域に入力し、該メモリ情報から、該データと制
御情報とを読み出して該データを修飾し、他方のインタ
ーフェイスのチャネルにおいて伝送可能となるように変
換して再び該メモリ領域に書き込み、該メモリ領域から
上記変換されたデータを読み出して上記他方のインター
フェイスのチャネルに送出するインターフェイス変換装
置が用いられている。

上記のような、インターフェイス変換のための制御情
報と転送させるデータとを保持するメモリとしては、RA
Mが用いられるが、データ変換が複雑化すると、各回線
毎の制御情報が増加するため、使用するRAMの数を増や
さねばならない。

また、上記メモリに保持されるデータおよび制御情報
の読み出しおよび書き込みに使用するデータバスのビッ
ト数も増やさねばならない。

したがって、上記のようなインターフェイス変換装置
において、ハードウェア構成を小型化する技術が要望さ
れていた。

〔従来の技術、および発明が解決しようとする課題〕従来のインターフェイス変換装置においては、インタ
ーフェイス変換のための制御情報と転送されるデータと
を保持するメモリ領域は、各チャネルにつき１つのアド
レスの指定によって、該チャネルに関して保持されてい
る全ての制御情報およびデータが同時に読み出されるよ
うに構成されていた。そのため、変換が複雑化すると保
持する必要のある制御情報も多くなり、メモリの入出力
ビット数が多くなる、すなわち、多くのメモリが必要に
なるという問題があった。このことはまた、該メモリ領
域に対するデータの書き込み、あるいは、読み出しの際
に必要となるデータバスのビット数が多くなることをも
意味する。

さらに、例えば、前述のような、メモリ領域とインタ
ーフェイスとの間の入出力の制御、および該メモリ領域
の内容の修飾のための読み出し、および書き込みの制御
を、専用のハードウェア論理回路のチップによって行な
おうとしても、上述のように、一度に読み出されるデー
タのビット数が多くなると、チップの入出力ピンの数が
足りなくなるという問題もある。

本発明は上記の問題点に鑑み、なされたもので、イン
ターフェイス変換のための制御情報およびデータを保持
するメモリの入出力に使用されるデータバスのビット数
の少ないインターフェイス変換装置を提供することを目
的とするものである。

〔課題を解決するための手段〕

第１図および第２図は、それぞれ、本発明を適用する
インターフェイス変換装置における本発明において特徴
的な部分の原理構成を示す図であって、第１図は本発明
の第１の形態に対応し、第２図は本発明の第２の形態に
対応する。

本発明の対象となるインターフェイス変換装置は、複
数のチャネル1₀,1₁,…1_nを収容するインターフェイス
と、該インターフェイスと通信規約の異なる他のインタ
ーフェイスのチャネル２との間におけるデータ転送の際
のインターフェイスの変換を行なうものである。

第１図および第２図にそれぞれ示される本発明の第１
および第２の形態において、３および３′は転送情報保
持部、４は変換制御部、そして、５および５′は、それ
ぞれ、該転送情報保持部3,3′と変換制御部４とを接続
するデータバスである。

本発明の第１および第２の形態において、転送情報保
持部３、あるいは、３′は、前記転送に関わるデータ、
および該転送に関わる制御情報を前記複数のチャネル
1₀,1₁,…1_n毎に保持するものである。

変換制御部４は、該転送情報保持部３、あるいは、
３′と前記複数のチャネル1₀,1₁,…1_nとの間におけるデ
ータの入出力を仲介する制御、該転送情報保持部３、あ
るいは、３′と前記他のインターフェイスのチャネル２
との間におけるデータの入出力を仲介する制御、そし
て、該転送情報保持部３、あるいは、３′の内容を修飾
する制御とを行なう。

本発明の第１の形態においては、前記転送情報保持部
３内においては、前記各制御において、同時に書き込
み、あるいは読み出しが行なわれるべきデータおよび制
御情報については、該転送情報保持部３のデータ入出力
端子のそれぞれ異なるビット部分を介して並行して書き
込みあるいは読み出しが行なわれ得るような領域に配置
し、同時に書き込み、あるいは読み出しが行なわれるこ
とのないデータおよび制御情報については書き込みおよ
び読み出しに使用するデータ入出力端子のビット部分が
共通化するように保持する領域を配置する。

第１図においては、転送情報保持部３内に、各チャネ
ルｉについて、ｍ個の、同時に読み出しあるいは書き込
みが行なわれるべきデータおよび制御情報ij（ｊ＝１〜
ｍ）が、入出力端子を共通化するように配置されている
ことが模式的に示されている。なお、上記同時に読み出
しあるいは書き込みが行なわれるべきデータおよび制御
情報ij（ｊ＝１〜ｍ）を構成する内容は同一チャネルｉ
内では互いに重複する場合も含み、また、同時に読み出
しあるいは書き込みが行なわれるべきデータおよび制御
情報ij（ｊ＝１〜ｍ）それぞれの長さ（ビット数）が等
しくないものも含むものとする。

また、本発明の第２の形態においては、第２図に示さ
れるように、前記転送情報保持部３′内においては、前
記複数のチャネルｉ毎のデータおよび制御情報ij（ｊ＝
１〜ｍ）はそれぞれ複数のメモリ領域3₁,3₂,・・・3_rに
保持され、前記各制御において同時に書き込み、あるい
は読み出しが行なわれる可能性のあるデータおよび制御
情報を保持するメモリ領域は書き込みおよび読み出しに
使用するデータバス５′のそれぞれ異なるビット部分に
接続され、同時に書き込み、あるいは読み出しが行なわ
れることのないデータおよび制御情報を保持するメモリ
領域のデータ入出力端子は書き込みおよび読み出しの際
に使用するデータバス５′のビット部分を共用するよう
に接続し、該転送情報保持部３′のアドレスの所定のビ
ット部分は、該複数のメモリ領域3₁,3₂,・・・3_rのう
ち、前記各制御において同時に書き込み、あるいは読み
出しが行なわれるべきデータおよび制御情報を保持する
メモリ領域を指定する。

〔作用〕

第１図に示される、本発明の第１の形態においては、
転送情報保持部３に保持される内容は、同時に読み出
し、書き込むデータおよび制御情報のみがデータ入出力
端子のそれぞれ異なるビット部分を介して並行して読み
出され、書き込まれ得るような領域に配置され、同時に
書き込み、あるいは読み出しが行なわれることのないデ
ータおよび制御情報については書き込みおよび読み出し
に使用するデータ入出力端子のビット部分が共通化する
ように保持する領域を配置することにより、該転送情報
保持部３におけるデータの入出力端子の幅、したがっ
て、該入出力端子に接続されるデータバスの幅は必要最
小限となる。

上記書き込みおよび読み出しに使用するデータ入出力
端子のビット部分を共通化されたデータおよび制御情報
については、同時に書き込み、あるいは読み出しが行な
われることがないので、該入出力端子のビット部分を共
通化されたデータおよび制御情報のうち、制御実行時に
書き込み、あるいは読み出しを行ないたいものをアドレ
スによって選択すればよい。

第２図に示される、本発明の第２の形態においては、
各制御において同時に書き込み、あるいは読み出しが行
なわれることのないデータおよび制御情報を保持するメ
モリ領域のデータ入出力端子は書き込みおよび読み出し
の際に使用するデータバスのビット部分を共用するよう
に接続し、該データバスのビット部分を共用する複数の
メモリ領域の何れを選択するかは、該転送情報保持部
３′のアドレスの所定のビット部分によって指定する。

したがって、本発明の第２の形態においても、該転送
情報保持部３′におけるデータ入出力に使用するデータ
バスの幅を少なくすることができる。

〔実施例〕

第８図は、前述の本発明の実施例として、コンピュー
タ・ネットワーク・システムにおいて、ホスト・コンピ
ュータと他の複数の端末装置との間のデータ転送の制御
を行なう通信制御処理装置の構成を示すものである。

第８図において、200は他の装置との間を結ぶ複数の
チャネルを収容する多重化回線、201〜203は他の装置と
の間を結ぶ多重化されていない回線、204〜206はモデ
ム、100〜103はインターフェイス変換装置、300はコミ
ュニケーション・スキャナ部（以下ではCSとも称す）、
400は中央制御部、500は主記憶部、600はチャネル・ア
ダプタである。

中央制御部400は、複数のコミュニケーション・スキ
ャナ部300、主記憶部500、およびチャネル・アダプタ60
0を接続し、ホスト・コンピュータと複数の端末装置間
におけるデータ転送を制御する。

チャネル・アダプタ600は、ホスト・コンピュータに
接続するためのアダプタである。

コミュニケーション・スキャナ部300は、端末装置と
の間を接続する回線に対応してそれぞれ設けられたイン
ターフェイス変換装置を接続し、該回線の各々が収容す
るチャネルを順に走査して送受信要求のある回線に対応
するインターフェイス変換装置との間でデータの送受信
を行なう。

多重化されない回線を接続するインターフェイス変換
装置は回線から受信したデータを１ビット単位でコミュ
ニケーション・スキャナ部300に転送する。また、多重
化回線を接続するインターフェイス変換装置は、多重化
されたデータを受信し、回線毎に分離して１ビット単位
でコミュニケーション・スキャナ部300に転送する。コ
ミュニケーション・スキャナ部300では、この１ビット
単位で入力したデータを蓄積して文字を組立て中央制御
部400へ転送する。中央制御部400は文字処理を行なった
後、このデータをチャネル・アダプタ600を介してホス
ト・コンピュータに転送する。

逆に、ホスト・コンピュータから回線が収容する各チ
ャネルへデータを転送する場合も、該データは中央制御
部400における文字処理を経てコミュニケーション・ス
キャナ部300に転送され、該コミュニケーション・スキ
ャナ部300からインターフェイス変換装置へ１ビットづ
つ転送される。そして、この１ビットづつ転送されたデ
ータは、インターフェイス変換装置を経由して回線へ送
出される。接続される回線が多重化回路の場合、１ビッ
トづつ転送されたデータを回転毎に蓄積して多重化して
回線へ送出する。

第８図において、多重化されていない回線201〜203に
はモデムが接続されているが、この例では多重化された
回線を接続するインターフェイス変換装置100には、モ
デムは接続されていない。

本発明の実施例においては、この多重化された回線を
接続するインターフェイス変換装置100に注目する。

第９図は、第８図の多重化された回線を接続するイン
ターフェイス変換装置100の概略構成を示すものであ
る。

第９図において、７は多重・分離制御部、30はチャネ
ル制御語メモリ、40はチャネル制御語修飾部、41はシー
ケンス制御部、42はチャネル走査部、43はアドレス制御
部、そして、50はデータバスである。

チャネル制御語メモリ30は、複数のチャネル1₀,1₁,…
1_nを収容する多重化回線200側のインターフェイス１
と、該インターフェイスと通信規約を異にするコミュニ
ケーション・スキャナ部300側のインターフェイスのチ
ャネル２との間におけるデータ転送の際に、転送される
データ、および該転送に関わる制御情報を上記複数のチ
ャネル1₀,1₁,…1_n毎に保持するもので、通常RAMからな
る。

チャネル制御語修飾部40は、上記チャネル制御語メモ
リ30と前記多重化回線200側のインターフェイス１の複
数のチャネル1₀,1₁,…1_nとの間におけるデータの入出力
を仲介する制御と、該チャネル制御語メモリ30と前記コ
ミュニケーション・スキャナ側のインターフェイスのチ
ャネル２との間におけるデータの入出力を仲介する制御
と、該チャネル制御語メモリ30の内容を修飾する制御と
を実行するもので、ハードウェア論理回路によって実現
されるか、またはマイクロコンピュータを具備する構成
においてソフトウェアによって実現される。

データバス50は、上記チャネル制御語修飾部40による
上記の制御を行なう際に、上記チャネル制御語メモリ30
の内容を読み出し、また、書き込む際に使用する。

シーケンス制御部41は、前記コミュニケーション・ス
キャナ部300の制御の下に、０からＦまでの数を循環的
に出力する。

チャネル走査部42は前記チャネル制御語メモリ30の内
容を修飾する際の、チャネル制御語修飾部40による読み
出しおよび書き込み時のアドレスを出力するもので、後
述するように、上記チャネル制御語メモリ30の内容を修
飾する制御のタイミングにおいてのみ、前記タイミング
制御部43が出力するシーケンス信号SEQが２回更新され
る毎にその出力を更新する。

アドレス制御部43は、上記チャネル走査部42の出力、
前記コミュニケーション・スキャナ部300より印加され
るアドレス、そして、後述する多重・分離制御部７より
印加されるアドレスの３つのアドレスを入力して、前記
チャネル制御語修飾部40による前記チャネル制御語メモ
リ30の内容の修飾制御を行なう際には、上記チャネル走
査部42の出力を、上記コミュニケーション・スキャナ部
300との間における入出力制御を行なうときには該コミ
ュニケーション・スキャナ部300から印加されるアドレ
スを、そして、上記多重・分離制御部７を介して多重化
回線200側との間におけるデータ転送を行なうときには
該多重・分離制御部７から印加されるアドレスを選択し
て、後述するように、多重化回線200の複数のチャネル
の１つを指定するアドレス信号の上位５ビットとして出
力し、該チャネル制御語メモリ30に印加する。

第９図の多重・分離制御部７の構成は、第10図に示さ
れている。

第10図において、71は送信ビット・カウンタ、72は送
信チャネル・カウンタ、73は送信シフト・レジスタ、74
は送信チャネル要求信号発生部、そして、75は送信チャ
ネル・データ・レジスタである。以上が多重・分離制御
部７における多重化回線200上へのデータ送信のための
構成（第10図において多重制御部として示している）で
ある。そして、76はチャネル制御語メモリ30内において
多重化回線200側に送出可能なフォーマットに構成され
た送信用データを保持するレジスタSCH₀,SCH₁,・・・SC
H_nであり、多重化回線200が収容する複数のチャネル1₀,
1₁,…1_nのそれぞれに対応して設けられている。

上記の構成において、送信ビット・カウンタ71は、多
重化回線200において受信データから抽出したクロック
信号に同期して、対応するチャネルの送信データが多重
化回線200上に１ビット送信される毎に＋１カウント
し、８ビットのデータを送信し終えると、送信チャネル
・カウンタ72の＋１し、送信チャネル・データ・レジス
タ75の内容を送信シフト・レジスタ73に移し、さらに、
送信チャネル要求信号発生部75に作用して送信チャネル
要求信号を発生させる。

チャネル制御語修飾部40は上記送信チャネル要求信号
を検出すると、後述するように、第９図のタイミング制
御部43が出力するシーケンス信号SEQが“A"および“B"
であるタイミングで、第10図の送信チャネル・カウンタ
72の出力をアドレスとしてチャネル制御語メモリ30内の
対応する送信データ・レジスタSCH_i（ｉ＝０〜ｎ）の内
容を読み出して送信チャネル・データ・レジスタ75にセ
ットする。

このような動作を該多重化回線200が収容する複数の
チャネルについて順に行なうことにより、該複数のチャ
ネル分のそれぞれ８ビットのデータを多重化して多重化
回線200上にシリアルに送出することができる。

第10図の多重・分離制御部７における、多重化回線20
0からのデータ受信のための構成（第10図において分離
制御部として示している）は、受信ビット・カウンタ7
7、受信チャネル・カウンタ78、受信シフト・レジスタ7
9、受信チャネル要求信号発生部80、受信チャネル・ア
ドレス・レジスタ81、そして、受信チャネル・データ・
レジルタ82からなる。また、83は、チャネル制御語メモ
リ30内に多重化回線200側より受信したフォーマットで
受信データを保持する受信データ・レジスタRCH₀,RCH₁,
・・・RCH_nであり、多重化回線200が収容する複数のチ
ャネル1₀,1₁,…1_nのそれぞれに対応して設けられてい
る。

受信ビット・カウンタ77は、多重化回線200において
受信データから抽出したクロック信号に同期して、対応
するチャネルの受信データが多重化回線200上から１ビ
ット受信される毎に＋１カウンタし、８ビットのデータ
を受信し終えると、受信チャネル・カウンタ78の内容を
受信チャネル・アドレス・レジスタ81に移し、該受信チ
ャネル・カウンタ78を＋１して、受信シフト・レジスタ
79の内容を受信チャネル・データ・レジスタ82に移し、
さらに、受信チャネル要求信号発生部80に作用して受信
チャネル要求信号を発生させる。

チャネル制御語修飾部40は上記受信チャネル要求信号
を検出すると、後述するように、第９図のタイミング制
御部43が出力するシーケンス信号SEQが“C"および“D"
であるタイミングで、受信チャネル・データ・レジスタ
82の内容を読み出して、第10図の受信チャネル・アドレ
ス・レジスタ81の出力をアドレスとしてチャネル制御語
メモリ30内の対応する受信データ・レジスタRCH_i（ｉ＝
０〜ｎ）にセットする。

このような動作を該多重化回線200が収容する複数の
チャネルについて順に行なうことにより、多重化回線20
0上にシリアルに送信されてきた該複数のチャネル分の
それぞれ８ビットのデータを分離して受信することがで
きる。

第11図には、第９図のチャネル制御語メモリ30の従来
の構成が示されている。

第11図のチャネル制御語メモリ30において、LM_i（ｉ
＝０〜ｎ）は、回線属性（同期か非同期か、全二重通信
回線か半二重通信データ回線か、また、伝送速度等）を
示す部分であり、BC_i（ｉ＝０〜ｎ）で示される部分
は、前記コミュニケーション・スキャナ部300に対する
送信ビットの処理要求および受信ビットの処理要求を示
す９ラグのビットと、該コミュニケーション・スキャナ
部300へ送出するデータおよび該コミュニケーション・
スキャナ部300から転送されたデータを一時保持するバ
ッファ部分とからなる。

SSR_i（ｉ＝０〜ｎ）は該コミュニケーション・スキャ
ナ部300から転送されたデータを多重化回線200上に送出
可能なフォーマットに組み立てるためのシフト・レジス
タ、SBC_i（ｉ＝０〜ｎ）は上記シフト・レジスタSSR_iに
おけるシフト・カウント値を保持するレジスタ、SCH
_i（ｉ＝０〜ｎ）は先に第10図の構成の説明において述
べたように、多重化回線側に送出可能なフォーマットに
構成された送信用データを保持するレジスタであっで、
前記シフト・レジスタSSR_iにおいて組み立てが完了した
データがセットされる。

多重化回線200に収容されるチャネルのうち伝送速度
の遅いものに対しては速度整合のために前記シフト・レ
ジスタSCH_iの値を繰り返し送信するが、SCC_i（ｉ＝０〜
ｎ）は、この送信回数のカウント値を保持する送信チャ
ネル・カウンタである。

RCH_i（ｉ＝０〜ｎ）は先に第10図の構成の説明におい
て述べたように、多重化回線側より受信したフォーマッ
トで受信データを保持する受信データ・レジスタであ
り、RSR_i（ｉ＝０〜ｎ）は多重化回線側より受信したフ
ォーマットの受信データを入力して、これを分解して前
記コミュニケーション・スキャナ部300へ１ビットづつ
送出するためのシフト・レジスタ、RBC_i（ｉ＝０〜ｎ）
は上記シフト・レジスタRSR_iにおけるシフト・カウント
値を保持するレジスタ、そして、RCC_i（ｉ＝０〜ｎ）
は、前記のSCC_iと同様に、速度整合のために多重化回線
上から繰り返し受信した受信データの１つを前記受信デ
ータ・レジスタRCH_iから前記シフト・レジタRSR_iにセッ
トするために該繰り返し回数をカウントする受信チャネ
ル・カウンタである。

MDO_i（ｉ＝０〜ｎ）は、前記コミュニケーション・ス
キャナ部300からの、回転制御信号を入力する部分であ
る。また、MDI_i（ｉ＝０〜ｎ）は、回線の状態を該コミ
ュニケーション・スキャナ部300へ送出するためのバッ
ファである。

そして、SST_i（ｉ＝０〜ｎ）,S16_i（ｉ＝０〜ｎ）,RS
T_i（ｉ＝０〜ｎ）およびR16_i（ｉ＝０〜ｎ）は、多重化
したフレームの制御を行なうための送受信データであ
る。

上記の第11図の構成において、上記のLM_i,BC_i,SSR_i,S
BC_i,SCH_i,SCC_i,RCH_i,RSR_i,RBC_i,RCC_i,MDO_i,MDI_i,SST_i,S
16_i,RST_i,R16_i等は全て８ビットのデータ部分と１ビッ
トのパリティビットの計９ビットからなる。

ここで、特に、第11図の従来のチャネル制御語メモリ
30の構成においては、多重化回線200の各チャネルに対
応するデータおよび制御情報は、１つのアドレスによっ
て全て同時に読み出し、あるいは書き込みがなされるよ
うな非常に長い（９×16ビットの）ものとなっている。
したがって、第11図の従来のチャネル制御語メモリ30の
構成によれば、チャネル制御語メモリ30は、このような
非常にビット数の多い入出力に対応して多数のビットの
入出力端子が必要となる。したがって、メモリが多数必
要となる。

また、従来のインターフェイス変換装置においては、
チャネル制御語修飾部40が何らかの処理を行なうために
チャネル制御語メモリ30をアクセスする際には、当該チ
ャネルに関するデータおよび制御情報が、そのときの処
理に不必要なものまで含めて全て読み出され、あるい
は、書き込まれる。すなわち、チャネル制御語メモリ30
とチャネル制御語修飾部40との間のデータバス50も上記
の非常にビット数の多い入出力に対応して個々の制御に
必要であるデータのビット数以上の大きな幅が必要とな
る。

第3A図は、本発明の実施例として、第９図のチャネル
制御語メモリの第１の構成例を示すものであり、第3B図
は、チャネル制御語修飾部40による第3A図のチャネル制
御語メモリ30からの読み出しパターンを示す図である。

第3A図のチャネル制御語メモリ30は、それぞれ独立に
アクセスされ得る６個のメモリ31₀,31₁,31₂,31₃,31₄,31
₅からなり、各メモリにおいては各チャネルに対して４
つのアドレスが割り当てられている。該４つのアドレス
のうち、第１のアドレスには前記のLM_i,BC_i,SSR_i,RSR_i,
SBC_i,RBC_iが、第２のアドレスにはRCH_i,SCH_i,RCC_i,SCC_i
が、第３のアドレスにはRST_i,SST_i,MDI_i,MDO_iが、そし
て、第４のアドレスにはR16_iおよびS16_iが保持される。

これらの４つのアドレスは、チャネル制御語修飾部40
が行なう処理の際には、第４図に示されるように、上記
のメモリ31₀,31₁,31₂,31₃,31₄,31₅の各々についてそれ
ぞれ独立に指定され、第９図のアドレス制御部43が出力
するアドレス信号の下位２ビットADR₅,ADR₆によって選
択される。

該アドレス制御部43が出力するアドレス信号の上位５
ビットADR₀,ADR₁,ADR₂,ADR₃,ADR₄は全てのメモリ素子31
₀,31₁,31₂,31₃,31₄,31₅について共通に多重化回線200側
のチャネルを指定する。

第3A図のチャネル制御語メモリ30から第４図のアドレ
スによって読み出されるパターンは、第3B図に示される
とおりである。

すなわち、第3B図に示されるように、本発明の実施例
の第3A図のチャネル制御語メモリ30を用いれば、チャネ
ル制御語修飾部40によるチャネル制御語30の内容の修飾
のタイミングにおいては、前記のLM_i,BC_i,SSR_i,RSR_i,SB
C_i,およびRBC_iからなる読み出しパターン311が読み出さ
れ、多重化回線200側への送信のタイミングにおいて
は、前記のLM_i,BC_i,SSR_i,SCH_i,SBC_i,およびSCC_iからな
る読み出しパターン312が読み出され、該多重化回線200
側からの受信のタイミングにおいては、前記のLM_i,BC_i,
RCH_i,RSR_i,RCC_i,およびRBC_iからなる読み出しパターン3
13が読み出され、前記コミュニケーション・スキャナ部
300との間のデータ入出力のタイミングにおいては、L
M_i,BC_i,SSR_i,RSR_i,MDI_i,およびMDO_iからなる読み出しパ
ターン314が読み出される。

このように、第3A図のチャネル制御語メモリ30の構成
および第４図のアドレス指定によれば、９×16ビットの
データおよび制御情報が、合計９×６ビットのデータ入
出力端子を有する複数のメモリ31₀,31₁,31₂,31₃,31₄,31
₅に保持され、且つ、チャネル制御語修飾部40によっ
て、同じく９×６ビットの幅を有するデータバス50を介
して読み出しおよび書き込みがなされる。すなわち、前
述の第11図のチャネル制御語メモリを用いた場合と比較
してメモリおよびデータバスがそれぞれ6/16となり、ハ
ードウェアが小型化される。

ここで、第５図のタイミング図を用いて、第3A図の構
成のチャネル制御語メモリ30を備える本発明の実施例の
インターフェイス変換装置の動作を説明する。

まず、前述のように、第９図のシーケンス制御部41
は、循環的に０〜Ｆ（16進数）のシーケンス信号SEQを
出力する。このシーケンス信号SEQは上位のコミュニケ
ーション・スキャナ部300の制御によって動作してい
る。

上記シーケンス信号SEQが“0"および“1"となるタイ
ミングでは、該コミュニケーション・スキャナ部300か
らは前記多重化回線200のチャネルｉ（ｉ＝０〜ｎ）が
アドレス信号（CSA₀,CSA₁,CSA₂,CSA₃,CSA₄）によって指
定される。これに応じてアドレス制御部43は、第４図に
示されるように、上位５ビットを、上記コミュニケーシ
ョン・スキャナ部300からのアドレス信号（CSA₀,CSA₁,C
SA₂,CSA₃,CSA₄）とし、各メモリ31₀,31₁,31₂,31₃,31₄,3
1₅毎に独立に指定される下位２ビット（ADR₅,ADR₆）
を、それぞれ（0,0），（0,0），（0,0），（0,0），
（1,0），（1,0）とするアドレス信号を、該メモリ31₀,
31₁,31₂,31₃,31₄,31₅に対して印加する。

これにより、第3A図のチャネル制御語メモリ30から
は、第3B図のパターン314が読み出される。

このとき、チャネル制御語修飾部40は、上記の読み出
しパターン314として読み出したデータおよび制御情報
のうち、前記BC_i内に保持されている送受信ビット処理
要求信号および１ビットの受信データ、さらに、前記MD
I_i内に保持されている回線の状態信号を該コミュニケー
ション・スキャナ部300へ送出される。

次に、シーケンス信号SEQが“2"から“9"までのタイ
ミングは、チャネル制御語修飾部40によるチャネル制御
語メモリ30の内容の修飾の制御を行なうタイミングであ
って、この間、第９図のアドレス制御部43はチャネル走
査部42の出力（SCA₀,SCA₁,・・・SCA₄）を、チャネルを
指定するためのアドレス信号の上位５ビットとして選択
してチャネル制御語メモリ30に印加する。前述のよう
に、上記チャネル走査部42の出力はシーケンス信号SEQ
の２回の更新毎に１回更新されるので、シーケンス信号
SEQの“2"から“9"までの間においては、４つのチャネ
ルが順に指定される（第５図のタイミング図に示される
時間においては、チャネルｎ−1,n,0および１が順に指
定されている）。このときの該アドレス制御部43の出力
は第４図に示されている。なお、第４図において（SC
A₀）₂,（SCA₁）₂,・・・（SCA₄）_２はそれぞれSEQ＝
“2"のときのSCA₀,SCA₁,・・・SCA₄を値を示すものとす
る。

第４図のアドレス指定によって、第９図のチャネル制
御語メモリ30からは、該アドレスの上位５ビットで示さ
れるチャネルに対応する第3B図のパターン311が読み出
される。チャネル制御語修飾部40は該パターン311の内
容を修飾して再び該チャネル制御語メモリ30に書き込
む。

シーケンス信号SEQが“A"および“B"となるタイミン
グは、チャネル制御語メモリ30.の内の指定されたチャ
ネルに対応する領域の前記SCH_iを多重化回線200側に送
出する、具体的には、前記多重・分離制御部７内の前記
送信チャネル・データ・レジスタ75に転送するタイミン
グである。

前述のように、このときアドレス制御部43は上記多重
・分離制御部７内の前記送信チャネル・カウンタ72の出
力（SCHA₀,SCHA₁,・・・SCHA₄）を、チャネルを指定す
るアドレスとして選択し、チャネル制御語メモリ30に対
して第４図に示されるようなアドレス信号を印加する。

これにより、第3A図のチャネル制御語メモリ30から
は、第3B図のパターン312がチャネル制御語修飾部40に
よって読み出され、この中の上記SCH_iの内容が上記多重
・分離制御部７内の上記送信チャネル・データ・レジス
タ75に転送される。そして、この転送の後上記パターン
312は速度整合制御カウンタSCCを＋１して再びチャネル
制御語メモリ30に書き込まれる。

シーケンス信号SEQが“C"および“D"となるタイミン
グは、多重化回線200側からのデータを受信する、具体
的には、前記多重・分離制御部７内の前記受信チャネル
・データ・レジスタ82のデータを、チャネル制御語メモ
リ30の内の指定されたチャネルに対応する領域の前記RC
H_iに転送するタイミングである。

前述のように、このときアドレス制御部43は上記多重
・分離制御部７内の前記受信チャネル・アドレス・カウ
ンタ81の出力（RCHA₀,RCHA₁,・・・RCHA₄）を、チャネ
ルを指定するアドレスとして選択し、チャネル制御語メ
モリ30に対して第４図に示されるようなアドレス信号を
印加する。

これにより、第3A図のチャネル制御語メモリ30から
は、第3B図のパターン313がチャネル制御語修飾部40に
よって読み出され、上記多重・分離制御部７内の上記受
信チャネル・データ・レジスタ82の内容が、上記パター
ン313内の上記RCH_iにセットされる。そして、この転送
の後上記パターン313は速度整合制御カウンタRCCを＋１
して再びチャネル制御語メモリ30に書き込まれる。

シーケンス信号SEQが“E"および“F"となるタイミン
グは、前記コミュニケーション・スキャナ部300から該
インターフェイス変換装置への入力タイミングであっ
て、前述のシーケンス信号SEQが“0"および“1"となる
タイミングにおけると全く同様に、該コミュニケーショ
ン・スキャナ部300からは、再び、前記多重化回線200の
チャネルｉ（ｉ＝０〜ｎ）がアドレス信号（CSA₀,CSA₁,
CSA₂,CSA₃,CSA₄）によって指定される。これに応じてア
ドレス制御部43は、第４図に示されるように、上位５ビ
ットを、上記コミュニケーション・スキャナ部300から
のアドレス信号（CSA₀,CSA₁,CSA₂,CSA₃,CSA₄）とし、各
メモリ31₀,31₁,31₂,31₃,31₄,31₅毎に独立に指定される
下位２ビット（ADR₅,ADR₆）を、それぞれ（0,0），（0,
0），（0,0），（0,0），（1,0），（1,0）とするアド
レス信号を、該メモリ31₀,31₁,31₂,31₃,31₄,31₅に対し
て印加する。

これにより、第3A図のチャネル制御語メモリ30から
は、再び第3B図のパターン314が読み出される。

今度は、チャネル制御語修飾部40は、上記の読み出し
パターン314として読み出したデータおよび制御情報の
うち、前記BC_i内には、上記コミュニケーション・スキ
ャナ部300から送られてきた１ビットの送信データが書
き込まれ、また、前記MDO_i内には、同じく該コミュニケ
ーション・スキャナ部300から送られてきた前記回線制
御信号が書き込まれる。そして、上記パターン314は再
びチャネル制御語メモリ30に書き込まれる。

以上が第3A図の構成のチャネル制御語メモリ30を用い
た場合の第９図のインターフェイス変換装置の動作であ
るが、次に、第６図に第９図のチャネル制御語メモリ30
の第２の構成例を示す。

第６図の構成においては、前記の各チャネルに対応す
るLM_i,BC_i,SSR_i,SBC_i,SCH_i,SCC_i,RCH_i,RSR_i,RBC_i,RCC_i,
MDO_i,MDI_i,SST_i,S16_i,RST_i,R16_i,は、各々個別のメモリ
32₀,32₁,・・・32₁₅の同一アドレスの領域に保持されて
いる。ここまでは、第11図の従来の構成と同様である
が、第６図の構成においては、上記メモリのデータ入出
力端子のうち同時に読み出されることのないものはデー
タバス50の共通のビット部分に接続され、これらの、入
出力端子が共通のビット部分に接続されたメモリのう
ち、目的の制御において読み出したい、あるいは、書き
込みたい情報が保持されているメモリのみをイネーブル
にするように制御する。

上記のようにして、第６図に示されている、前述の第
3B図のパターン311,312,313,および314と同一のパター
ン321,322,323,および324を読み出すには、上記の各メ
モリ32₀,32₁,・・・32₁₅に対して、第７図に示されるよ
うなチップ・セレクト信号を印加すればよい。ここで、
第７図においてSEQで示されるシーケンス信号も、前述
の第５図のタイミング図に対応するものである。

したがって、SEQ＝“0"および“1"のとき、および
“E"および“F"のときには、第６図のパターン324が読
み出され、SEQ＝“２〜9"のときには、第６図のパター
ン321が読み出され、SEQ＝“A"および“B"のときには、
第６図のパターン322が読み出され、さらに、SEQ＝“C"
および“D"のときには、第６図のパターン323が読み出
される。

こうして、前述の第3A図のチャネル制御語メモリ30を
用いたときと同様の制御が実現される。また、第６図の
ように各メモリの入出力端子を結線することにより、デ
ータバスの幅も該第3A図のチャネル制御語メモリ30を用
いたときと同様の幅とすることができる。

〔発明の効果〕

本発明のインターフェイス変換装置によれば、インタ
ーフェイス変換のための制御情報およびデータを保持す
るメモリの入出力に使用されるデータバスのビット数を
少なくすることができる。

【図面の簡単な説明】

第１図および第２図は、それぞれ本発明の第１および第
２の形態の原理構成図、第3A図は、チャネル制御語メモリの第１の構成例を示す
図、第3B図は、チャネル制御語メモリWYK読み出しパターン
を示す図、第４図は、第3A図のチャネル制御語メモリに対する入力
アドレスを示す図、第５図は第９図の構成のタイミング図、第６図は、チャネル制御語メモリの第２の構成例を示す
図、第７図は、第６図のチャネル制御語メモリに対するチッ
プ・セレクト信号を示す図、第８図は、インターフェイス変換装置を用いる通信制御
処理装置の概略構成図、第９図は、第８図のインターフェイス変換装置の概略構
成図、第10図は、多重・分離制御部の構成図、そして第11図は、チャネル制御語メモリの従来の構成を示す図
である。〔符号の説明〕 1₀,1₁,1₂〜1_n……多重化回線の複数のチャネル、２……
他のインターフェイスのチャネル、3,3′……転送情報
保持部、４……変換制御部、5,5′……データバス、７
……多重・分離制御部、30……チャネル制御語メモリ、
31₀,31₁,31₂,31₃,31₄,31₅,32₀,32₁,・・・32₁₅……メモ
リ、40……チャネル制御語修飾部、41……シーケンス制
御部、42……チャネル走査部、43……アドレス制御部、
50……データバス、71……送信ビット・カウンタ、72…
…送信チャネル・カウンタ、73……送信シフト・レジス
タ、74……送信チャネル要求信号発生部、75……送信チ
ャネル・データ・レジスタ、76……送信用データ・レジ
スタ、77……受信ビット・カウンタ、78……受信チャネ
ル・カウンタ、79……受信シフト・レジスタ、80……受
信チャネル要求信号発生部、81……受信チャネル・アド
レス・レジスタ、82……受信チャネル・データ・レジス
タ、83……受信データ・レジスタ、100〜103……インタ
ーフェイス変換装置、200……多重化回線、201〜203…
…多重化されていない回線、204〜206……モデム、300
……コミュニケーション・スキャナ部、400……中央制
御部、500……主記憶部、600……チャネル・アダプタ。

Claims

(57)【特許請求の範囲】

【請求項１】複数のチャネル（1₀,1₁,…1_n）を収容する
インターフェイスと、該インターフェイスと通信規約の
異なる他のインターフェイスのチャネル（２）との間に
おけるデータ転送の際のインターフェイスの変換を行な
い、前記転送に関わるデータ、および該転送に関わる制御情
報を前記複数のチャネル（1₀,1₁,…1_n）毎に保持する転
送情報保持部（３）と、該転送情報保持部（３）と前記複数のチャネル（1₀,1₁,
…1_n）との間におけるデータの入出力を仲介する制御
と、該転送情報保持部（３）と前記他のインターフェイ
スのチャネル（２）との間におけるデータの入出力を仲
介する制御と、該転送情報保持部（３）の内容を修飾す
る制御とを実行する変換制御部（４）とを有してなるイ
ンターフェイス変換装置において、前記転送情報保持部（３）内においては、前記制御の各
々において同時に書き込み、あるいは読み出しが行なわ
れるべきデータおよび制御情報については、該転送情報
保持部（３）のデータ入出力端子のそれぞれ異なるビッ
ト部分を介して並行して書き込みあるいは読み出しが行
なわれ得るような領域に配置し、同時に書き込み、ある
いは読み出しが行なわれることのないデータおよび制御
情報については書き込みおよび読み出しに使用するデー
タ入出力端子のビット部分を共通化するように保持する
領域を配置することを特徴とするインターフェイス変換
装置。
【請求項２】前記転送情報保持部（３）の前記複数のチ
ャネル（1₀,1₁,…1_n）毎のデータおよび制御情報を保持
する領域内における該データおよび制御情報を保持する
配置は、該複数のチャネル（1₀,1₁,…1_n）について共通
とし、前記同時に書き込みあるいは読み出しを行なうデ
ータおよび制御情報は、該転送情報保持部（３）のアド
レスの所定のビット部分によって前記複数のチャネル
（1₀,1₁,…1_n）に共通に指定する請求項１記載のインタ
ーフェイス変換装置。
【請求項３】複数のチャネル（1₀,1₁,…1_n）を収容する
インターフェイスと、該インターフェイスと通信規約の
異なる他のインターフェイスのチャネル（２）との間に
おけるデータ転送の際のインターフェイスの変換を行な
い、前記転送に関わるデータ、および該転送に関わる制御情
報を前記複数のチャネル（1₀,1₁,…1_n）毎に保持する転
送情報保持部（３′）と、該転送情報保持部（３′）と前記複数のチャネル（1₀,1
₁,…1_n）との間におけるデータの入出力を仲介する制御
と、該転送情報保持部（３′）と前記他のインターフェ
イスのチャネル（２）との間におけるデータの入出力を
仲介する制御と、該転送情報保持部（３′）の内容を修
飾する制御とを実行する変換制御部（４）とを有してな
るインターフェイス変換装置において、前記転送情報保持部（３′）においては、前記データお
よび制御情報はそれぞれ複数のメモリ領域（3₁,3₂,・・
・3_r）に保持され、前記各制御において同時に書き込
み、あるいは読み出しが行なわれる可能性のあるデータ
および制御情報を保持するメモリ領域は書き込みおよび
読み出しに使用するデータバスのそれぞれ異なるビット
部分に接続され、同時に書き込み、あるいは読み出しが
行なわれることのないデータおよび制御情報を保持する
メモリ領域のデータ入出力端子は書き込みおよび読み出
しの際に使用するデータバスのビット部分を共用するよ
うに接続し、該転送情報保持部（３′）のアドレスの所
定のビット部分は、該複数のメモリ領域（3₁,3₂,・・・
3_r）のうち、前記各制御において同時に書き込み、ある
いは読み出しが行なわれるべきデータおよび制御情報を
保持するメモリ領域を指定することを特徴とするインタ
ーフェイス変換装置。