JP2921286B2 - デジタルトーン発生回路 - Google Patents
デジタルトーン発生回路Info
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- JP2921286B2 JP2921286B2 JP4231086A JP23108692A JP2921286B2 JP 2921286 B2 JP2921286 B2 JP 2921286B2 JP 4231086 A JP4231086 A JP 4231086A JP 23108692 A JP23108692 A JP 23108692A JP 2921286 B2 JP2921286 B2 JP 2921286B2
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- Japan
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- circuit
- data
- tone
- output
- interval
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- Expired - Lifetime
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Description
【０００１】
【産業上の利用分野】本発明はデジタル電子交換機に収
容されるデジタルトーン発生回路に関する。
容されるデジタルトーン発生回路に関する。
【０００２】
【従来の技術】図６は従来のデジタルトーン発生回路の
一例を示すブロック図である。ＰＣＭ信号化したトーン
（可聴音）データＲＯＭ部（以下ＲＯＭＴ）６３と、イ
ンターバル（可聴音の断続）データＲＯＭ部（以下ＲＯ
ＭＩ）６１と、アレンジング（トーンとインターバルの
組合せ）データＲＯＭ部（以下ＲＯＭＡ）６２と、セレ
クタ回路（以下ＳＥＬ）６４と、インターバルアドレス
カウンタ（以下ＩＡＣＴ）６５と、リードアドレスカウ
ンタ（以下ＲＡＣＴ）６６と、トーンアドレスカウンタ
（以下ＴＡＣＴ）６７とを備えている。
一例を示すブロック図である。ＰＣＭ信号化したトーン
（可聴音）データＲＯＭ部（以下ＲＯＭＴ）６３と、イ
ンターバル（可聴音の断続）データＲＯＭ部（以下ＲＯ
ＭＩ）６１と、アレンジング（トーンとインターバルの
組合せ）データＲＯＭ部（以下ＲＯＭＡ）６２と、セレ
クタ回路（以下ＳＥＬ）６４と、インターバルアドレス
カウンタ（以下ＩＡＣＴ）６５と、リードアドレスカウ
ンタ（以下ＲＡＣＴ）６６と、トーンアドレスカウンタ
（以下ＴＡＣＴ）６７とを備えている。
【０００３】ＲＯＭＡ６２の情報はＲＡＣＴ６６および
ＲＯＭＩ６１からのデータを組合せてＲＯＭＴ６３の可
聴音出力チャネル（ＣＨ０〜ＣＨ３１）のどこに出すか
を決定する。従ってＲＯＭＡ６２のアドレスは可聴音出
力チャネル番号に対応する。
ＲＯＭＩ６１からのデータを組合せてＲＯＭＴ６３の可
聴音出力チャネル（ＣＨ０〜ＣＨ３１）のどこに出すか
を決定する。従ってＲＯＭＡ６２のアドレスは可聴音出
力チャネル番号に対応する。
【０００４】
【発明が解決しようとする課題】この従来のデジタルト
ーン発生回路では、アレンジングデータＲＯＭ部のアド
レスが可聴音出力チャネル番号に対応しているので、使
用可能な可聴音（すなわちトーンとインターバルの組合
せ）の種類は可聴音出力チャネルの数により制限され
る。
ーン発生回路では、アレンジングデータＲＯＭ部のアド
レスが可聴音出力チャネル番号に対応しているので、使
用可能な可聴音（すなわちトーンとインターバルの組合
せ）の種類は可聴音出力チャネルの数により制限され
る。
【０００５】従って可聴音の種類を多く持つためには、
トーンデータＲＯＭ部，インターバルデータＲＯＭ部お
よびアレンジングデータＲＯＭ部について異なる内容の
ＲＯＭを多く持つ必要があり、その上個々のＲＯＭにつ
いて使用可能な可聴音の種類についての可聴音出力チャ
ネル数による制限は依然として存在するという問題点が
あった。
トーンデータＲＯＭ部，インターバルデータＲＯＭ部お
よびアレンジングデータＲＯＭ部について異なる内容の
ＲＯＭを多く持つ必要があり、その上個々のＲＯＭにつ
いて使用可能な可聴音の種類についての可聴音出力チャ
ネル数による制限は依然として存在するという問題点が
あった。
【０００６】
【課題を解決するための手段】本発明によれば、ＰＣＭ
信号化したトーン情報，インターバル情報およびアレン
ジング情報をそれぞれコード化して保持するメモリ回路
と、前記メモリ回路の複数の前記アレンジング情報から
任意の情報を指定するためのタグＲＡＭ回路と、前記メ
モリ回路の前記トーン情報，前記インターバル情報およ
び前記アレンジング情報の各格納領域に対応するアドレ
ス出力を選択するセレクタ回路と、前記トーン格納領域
に対して出力するアドレスをカウントアップするトーン
アドレスカウンタ回路と、前記インターバル格納領域に
対して出力するアドレスをカウントアップするインター
バルアドレスカウンタ回路と、時分割多重方式にて交換
動作をするためのスイッチメモリに対してＰＣＭデータ
を一旦ラッチして適切なタイミングで出力するＰＣＭデ
ータ出力回路と、前記セレクタ回路に対してセレクト信
号を送出し，前記トーンアドレスカウンタ回路および前
記インターバルアドレスカウンタ回路に対してカウント
アップ信号，カウントロード信号およびカウントリセッ
ト信号を送出し，前記ＰＣＭデータ出力回路に対してデ
ータラッチ信号や出力タイミング信号を作成してタイミ
ングをコントロールして分配する同期制御回路とを備え
ることを特徴とするデジタルトーン発生回路が得られ
る。
信号化したトーン情報，インターバル情報およびアレン
ジング情報をそれぞれコード化して保持するメモリ回路
と、前記メモリ回路の複数の前記アレンジング情報から
任意の情報を指定するためのタグＲＡＭ回路と、前記メ
モリ回路の前記トーン情報，前記インターバル情報およ
び前記アレンジング情報の各格納領域に対応するアドレ
ス出力を選択するセレクタ回路と、前記トーン格納領域
に対して出力するアドレスをカウントアップするトーン
アドレスカウンタ回路と、前記インターバル格納領域に
対して出力するアドレスをカウントアップするインター
バルアドレスカウンタ回路と、時分割多重方式にて交換
動作をするためのスイッチメモリに対してＰＣＭデータ
を一旦ラッチして適切なタイミングで出力するＰＣＭデ
ータ出力回路と、前記セレクタ回路に対してセレクト信
号を送出し，前記トーンアドレスカウンタ回路および前
記インターバルアドレスカウンタ回路に対してカウント
アップ信号，カウントロード信号およびカウントリセッ
ト信号を送出し，前記ＰＣＭデータ出力回路に対してデ
ータラッチ信号や出力タイミング信号を作成してタイミ
ングをコントロールして分配する同期制御回路とを備え
ることを特徴とするデジタルトーン発生回路が得られ
る。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明のデジタルトーン発生回路の一実施例
を示すブロック図である。
る。図１は本発明のデジタルトーン発生回路の一実施例
を示すブロック図である。
【０００８】メモリ回路（以下ＭＥＭ）１はＰＣＭ信号
化したトーン（可聴音）データを保持するＲＯＭＴ２
と、インターバル（可聴音の断続）データを保持するＲ
ＯＭＩ３と、アレンジング（トーンとインターバルの組
合せ）データを保持するＲＯＭＡ４とから成る。
化したトーン（可聴音）データを保持するＲＯＭＴ２
と、インターバル（可聴音の断続）データを保持するＲ
ＯＭＩ３と、アレンジング（トーンとインターバルの組
合せ）データを保持するＲＯＭＡ４とから成る。
【０００９】ＲＯＭＡ４の中から任意のアレンジング情
報を指定するためのタグＲＡＭ回路（以下ＲＡＭＴ）５
は出力トーンチャネル毎にデータを変更できる構成であ
り、ＣＰＵインタフェース回路（以下ＩＮＦ）６を経由
して上位制御装置によりデータ設定がなされる。
報を指定するためのタグＲＡＭ回路（以下ＲＡＭＴ）５
は出力トーンチャネル毎にデータを変更できる構成であ
り、ＣＰＵインタフェース回路（以下ＩＮＦ）６を経由
して上位制御装置によりデータ設定がなされる。
【００１０】ＲＡＭＴ５のアドレスは出力トーンチャネ
ルに対応しており、タグＲＡＭリードアドレスカウンタ
（以下ＴＲＣＴ）１１により一定周期を持って順次アド
レスが出力され、ＲＡＭＴ５からデータが読み出され
る。
ルに対応しており、タグＲＡＭリードアドレスカウンタ
（以下ＴＲＣＴ）１１により一定周期を持って順次アド
レスが出力され、ＲＡＭＴ５からデータが読み出され
る。
【００１１】ＲＡＭＴ５から読み出されたデータはＳＥ
Ｌ７を経由してＭＥＭ１のＲＯＭＡ４に対するアドレス
として出力され、ＲＯＭＡ４から読み出されたデータは
ＲＯＭＴ２およびＲＯＭＩ３から任意のトーンおよびイ
ンターバル情報を指定するものであり、このデータはト
ーンＲＯＭアドレスラッチ回路（以下ＡＬＴ）９および
インターバルＲＯＭアドレスラッチ回路（以下ＡＬＩ）
１０にそれぞれ一旦保持される。
Ｌ７を経由してＭＥＭ１のＲＯＭＡ４に対するアドレス
として出力され、ＲＯＭＡ４から読み出されたデータは
ＲＯＭＴ２およびＲＯＭＩ３から任意のトーンおよびイ
ンターバル情報を指定するものであり、このデータはト
ーンＲＯＭアドレスラッチ回路（以下ＡＬＴ）９および
インターバルＲＯＭアドレスラッチ回路（以下ＡＬＩ）
１０にそれぞれ一旦保持される。
【００１２】ＡＬＴ９はトーンアドレスカウンタ（以下
ＴＡＣＴ）１２によりアドレスの下位ビット（トーンア
ドレス（Ｔ．ＡＤＲ））を受け取り、ＳＥＬ７を経由し
てＭＥＭ１のＲＯＭＴ２に対するアドレスを出力する。
同様に、ＡＬＩ１０はＩＡＣＴ１３からアドレスの下位
ビット（ワード（ＷＤ））を受け取り、ＳＥＬ７を経由
してＭＥＭ１のＲＯＭＩ３に対するアドレスを出力す
る。
ＴＡＣＴ）１２によりアドレスの下位ビット（トーンア
ドレス（Ｔ．ＡＤＲ））を受け取り、ＳＥＬ７を経由し
てＭＥＭ１のＲＯＭＴ２に対するアドレスを出力する。
同様に、ＡＬＩ１０はＩＡＣＴ１３からアドレスの下位
ビット（ワード（ＷＤ））を受け取り、ＳＥＬ７を経由
してＭＥＭ１のＲＯＭＩ３に対するアドレスを出力す
る。
【００１３】ＭＥＭ１からのデータは出力回路（以下Ｏ
Ｔ）１４においてトーンデータ，インターバルデータ，
アレンジングデータをそれぞれ別々にラッチさせ、適切
なタイミングでトーンスイッチメモリ（以下ＴＳＭ）１
７の対応する出力トーンチャネルにデジタルトーンデー
タとして書き込まれる。
Ｔ）１４においてトーンデータ，インターバルデータ，
アレンジングデータをそれぞれ別々にラッチさせ、適切
なタイミングでトーンスイッチメモリ（以下ＴＳＭ）１
７の対応する出力トーンチャネルにデジタルトーンデー
タとして書き込まれる。
【００１４】ＴＳＭ１７のデータはトーンコントロール
メモリ（以下ＴＣＭ）１６で出力タイミングスロットを
カウントアップし、ＴＣＭ１６に対するアドレスを出力
するＲＡＣＴ１５により時分割された任意のタイムスロ
ットに出力される。
メモリ（以下ＴＣＭ）１６で出力タイミングスロットを
カウントアップし、ＴＣＭ１６に対するアドレスを出力
するＲＡＣＴ１５により時分割された任意のタイムスロ
ットに出力される。
【００１５】同期制御回路（以下ＳＹＣ）８はこれらの
動作が円滑に行われるようにメモリアドレスのカウント
アップ信号，カウントロード信号，カウントリセット信
号やＰＣＭデータのラッチおよび出力タイミングを作成
して分配する。
動作が円滑に行われるようにメモリアドレスのカウント
アップ信号，カウントロード信号，カウントリセット信
号やＰＣＭデータのラッチおよび出力タイミングを作成
して分配する。
【００１６】図２は図１におけるトーンデータＲＯＭ部
の一構成例を示す図である。図２の例ではトーンブロッ
ク（Ｔ．Ｂ）０〜７を持つ場合を示している。
の一構成例を示す図である。図２の例ではトーンブロッ
ク（Ｔ．Ｂ）０〜７を持つ場合を示している。
【００１７】１つのＴ．Ｂは１６種類のトーン（可聴
音）をＰＣＭ化したコードで書き込み保持している。ア
ドレス（ＡＤＲ）Ａ13から上位でＴ．Ｂを指定し、ＡＤ
Ｒ Ａ9 〜Ａ12で最大１６種類のトーン種類（Ｔ．Ｎ
ｏ．）を指定する。１種類のトーンは最大５１１ワード
とし、最終データに全部“１”すなわち１６進法で表記
すれば“ＦＦH ”を書き込んでおくことにより、ＴＡＣ
Ｔ１２をそれぞれのトーンの開始アドレスに戻すことが
できる（ＡＤＲ Ａ0 〜Ａ8 を全部“０”にする）。
音）をＰＣＭ化したコードで書き込み保持している。ア
ドレス（ＡＤＲ）Ａ13から上位でＴ．Ｂを指定し、ＡＤ
Ｒ Ａ9 〜Ａ12で最大１６種類のトーン種類（Ｔ．Ｎ
ｏ．）を指定する。１種類のトーンは最大５１１ワード
とし、最終データに全部“１”すなわち１６進法で表記
すれば“ＦＦH ”を書き込んでおくことにより、ＴＡＣ
Ｔ１２をそれぞれのトーンの開始アドレスに戻すことが
できる（ＡＤＲ Ａ0 〜Ａ8 を全部“０”にする）。
【００１８】図３は図１におけるインターバルデータＲ
ＯＭ部の一構成例を示す図である。図３の例ではインタ
ーバルブロック（Ｉ．Ｂ）０〜７を持つ場合を示してい
る。
ＯＭ部の一構成例を示す図である。図３の例ではインタ
ーバルブロック（Ｉ．Ｂ）０〜７を持つ場合を示してい
る。
【００１９】１つのＩ．Ｂに着目したとき、１ＷＤは２
５ｍＳ単位のトーンオン／オフ制御を行い、最大インタ
ーバルは２５ｍＳ×２４００ワード＝６０Ｓの設定とす
る（ＲＯＭのチップサイズによって２４００ワード以上
として、最大インターバルを６０Ｓ以上にすることも可
能であるが、本実施例では２４００ワードを最大とす
る）。データＤ0 〜Ｄ7 までの８ビットのデータ幅を持
つＲＯＭチップを使用すれば、１つのＩ．Ｂについて最
大８種類のインターバルデータ（ＩＤ）１〜８の提供が
可能である。
５ｍＳ単位のトーンオン／オフ制御を行い、最大インタ
ーバルは２５ｍＳ×２４００ワード＝６０Ｓの設定とす
る（ＲＯＭのチップサイズによって２４００ワード以上
として、最大インターバルを６０Ｓ以上にすることも可
能であるが、本実施例では２４００ワードを最大とす
る）。データＤ0 〜Ｄ7 までの８ビットのデータ幅を持
つＲＯＭチップを使用すれば、１つのＩ．Ｂについて最
大８種類のインターバルデータ（ＩＤ）１〜８の提供が
可能である。
【００２０】図４（Ａ），（Ｂ）は図１におけるタグＲ
ＡＭ回路の一構成例を示す図である。図４（Ａ）に示す
ように本例のＲＡＭＴ５はデータＤ0 〜Ｄ7 の８ビット
×３２ワード（ＣＨ）の容量を持つ。
ＡＭ回路の一構成例を示す図である。図４（Ａ）に示す
ように本例のＲＡＭＴ５はデータＤ0 〜Ｄ7 の８ビット
×３２ワード（ＣＨ）の容量を持つ。
【００２１】図５は図１におけるアレンジングデータＲ
ＯＭ部の一構成例を示す図である。ＲＯＭＡ４はＮｏ．
０〜Ｎｏ．２５５までの最大２５６種類のアレンジング
（トーンとインターバルの組合せ：以下Ｔ＆Ｉと記す）
データを持っており、ＡＤＲＡ2 〜Ａ9 でアレンジング
データの番号（Ｎｏ．ｘ）を指定し、ＡＤＲ Ａ0，Ａ
1 で指定された番号のアレンジングデータのうち、第１
（１ｓｔ），第２（２ｎｄ），第３（３ｒｄ）データを
区別する。
ＯＭ部の一構成例を示す図である。ＲＯＭＡ４はＮｏ．
０〜Ｎｏ．２５５までの最大２５６種類のアレンジング
（トーンとインターバルの組合せ：以下Ｔ＆Ｉと記す）
データを持っており、ＡＤＲＡ2 〜Ａ9 でアレンジング
データの番号（Ｎｏ．ｘ）を指定し、ＡＤＲ Ａ0，Ａ
1 で指定された番号のアレンジングデータのうち、第１
（１ｓｔ），第２（２ｎｄ），第３（３ｒｄ）データを
区別する。
【００２２】次に、本実施例の動作について図面を参照
して詳細に説明する。
して詳細に説明する。
【００２３】まず、上位制御装置は図１におけるＩＮＦ
６を経由してＲＡＭＴ５に予めデータを書き込んでお
く。図４（Ｂ）に示すようにＭＥＭ１のＲＯＭＡ４は２
５６種類のアレンジングデータを持っている。このＮ
ｏ．０〜Ｎｏ．２５５までのアレンジングデータの中か
ら３２チャンネル分を選択して８ビット×３２ワードの
ＲＡＭＴ５にアレンジングデータの番号を設定する。Ｒ
ＡＭＴ５のアドレスはＣＨ０〜ＣＨ３１までの出力トー
ンチャネルに対応し、ＲＡＭＴ５のデータはアレンジン
グデータの番号、つまりＲＯＭＡ４のＡＤＲ Ａ2 〜Ａ
9 に対応する。
６を経由してＲＡＭＴ５に予めデータを書き込んでお
く。図４（Ｂ）に示すようにＭＥＭ１のＲＯＭＡ４は２
５６種類のアレンジングデータを持っている。このＮ
ｏ．０〜Ｎｏ．２５５までのアレンジングデータの中か
ら３２チャンネル分を選択して８ビット×３２ワードの
ＲＡＭＴ５にアレンジングデータの番号を設定する。Ｒ
ＡＭＴ５のアドレスはＣＨ０〜ＣＨ３１までの出力トー
ンチャネルに対応し、ＲＡＭＴ５のデータはアレンジン
グデータの番号、つまりＲＯＭＡ４のＡＤＲ Ａ2 〜Ａ
9 に対応する。
【００２４】従って、ＲＡＭＴ５に任意のアレンジング
データ番号を予め書き込んでおくことにより出力トーン
チャネルに２５６種類の中から任意のデジタルトーンデ
ータを出力できる。例えば、図４（Ｂ）に示すようにＲ
ＡＭＴ５のＣＨｎにＮｏ．ｘをデータとして設定したと
き、ＣＨ０〜ＣＨ３１を１フレームとしてＴＲＣＴ１１
は周期的にＲＡＭＴ５の各チャネル（アドレス）のデー
タを読み出すが、ＣＨｎにおいてＲＯＭＡ４のＡＤＲ
Ａ2 〜Ａ9 が出力されてＮｏ．ｘのデータが読み出され
る。Ｎｏ．ｘのデータは１ｓｔ，２ｎｄ，３ｒｄの３バ
イトのデータを持っている。３バイトのデータはＣＨｎ
が指定されている間に順次読み出される。
データ番号を予め書き込んでおくことにより出力トーン
チャネルに２５６種類の中から任意のデジタルトーンデ
ータを出力できる。例えば、図４（Ｂ）に示すようにＲ
ＡＭＴ５のＣＨｎにＮｏ．ｘをデータとして設定したと
き、ＣＨ０〜ＣＨ３１を１フレームとしてＴＲＣＴ１１
は周期的にＲＡＭＴ５の各チャネル（アドレス）のデー
タを読み出すが、ＣＨｎにおいてＲＯＭＡ４のＡＤＲ
Ａ2 〜Ａ9 が出力されてＮｏ．ｘのデータが読み出され
る。Ｎｏ．ｘのデータは１ｓｔ，２ｎｄ，３ｒｄの３バ
イトのデータを持っている。３バイトのデータはＣＨｎ
が指定されている間に順次読み出される。
【００２５】１ｓｔデータはＩ．Ｂを指定するデータ
で、最初にこのデータがＡＬＩ１０にラッチされる。次
にＩＡＣＴ１３の出力がＲＯＭＩ３のアドレスＡ0 〜Ａ
11を決定し、ＳＥＬ７を経由してＲＯＭＩ３のアドレス
を出力し、読み出されたインターバルデータ８ビットが
ＯＴ１４に一旦ラッチされる。
で、最初にこのデータがＡＬＩ１０にラッチされる。次
にＩＡＣＴ１３の出力がＲＯＭＩ３のアドレスＡ0 〜Ａ
11を決定し、ＳＥＬ７を経由してＲＯＭＩ３のアドレス
を出力し、読み出されたインターバルデータ８ビットが
ＯＴ１４に一旦ラッチされる。
【００２６】２ｎｄデータはＴ．Ｂを指定するデータ
で、このデータがＡＬＴ９にラッチされる。
で、このデータがＡＬＴ９にラッチされる。
【００２７】３ｒｄデータは図５に示すように、インタ
ーバル指定の３ビットとトーン指定の４ビットで構成さ
れており、インターバル指定の３ビットによりＯＴ１４
にラッチされているインターバルデータ８ビットの中か
ら１ビットを選び出す。この１ビットがＳＥＬ７を経由
して再びＲＯＭＡ４のアドレスＡ10として出力される。
そして、更めてトーン指定４ビットをラッチし、トーン
指定４ビットによりＴ．Ｂ内の１６種のトーンの中から
１つを選択する。但しアドレスＡ10が“１”のときはト
ーンオフとなり、トーン指定データ４ビットは無音（以
下ＮＯ Ｔと記す）を選択するものとする。従って１６
種のトーンのうち最低１種類は無音を設定する必要があ
る。
ーバル指定の３ビットとトーン指定の４ビットで構成さ
れており、インターバル指定の３ビットによりＯＴ１４
にラッチされているインターバルデータ８ビットの中か
ら１ビットを選び出す。この１ビットがＳＥＬ７を経由
して再びＲＯＭＡ４のアドレスＡ10として出力される。
そして、更めてトーン指定４ビットをラッチし、トーン
指定４ビットによりＴ．Ｂ内の１６種のトーンの中から
１つを選択する。但しアドレスＡ10が“１”のときはト
ーンオフとなり、トーン指定データ４ビットは無音（以
下ＮＯ Ｔと記す）を選択するものとする。従って１６
種のトーンのうち最低１種類は無音を設定する必要があ
る。
【００２８】こうして、ＲＯＭＴ２から出力されたデー
タはＯＴ１４にラッチされ、ＣＨｎの後半でＴＳＭ１７
に書き込まれる。ＴＳＭ１７のアドレスはＣＨ０〜ＣＨ
３１までの出力トーンチャネルに対応しており、ＴＲＣ
Ｔ１１と同期してライトアドレスをＴＳＭ１７に入力す
る。
タはＯＴ１４にラッチされ、ＣＨｎの後半でＴＳＭ１７
に書き込まれる。ＴＳＭ１７のアドレスはＣＨ０〜ＣＨ
３１までの出力トーンチャネルに対応しており、ＴＲＣ
Ｔ１１と同期してライトアドレスをＴＳＭ１７に入力す
る。
【００２９】ＴＳＭ１７に書き込まれたデータはＴＣＭ
１６の指定により読み出され、時分割された任意のタイ
ムスロットに出力することが可能となる。
１６の指定により読み出され、時分割された任意のタイ
ムスロットに出力することが可能となる。
【００３０】
【発明の効果】以上説明したように本発明は、タグＲＡ
Ｍ回路を持つことにより、アレンジングデータを従来よ
り飛躍的に多く利用できるようになったので、今までは
各市場に合わせて作成していたいくつかのトーンデータ
ＲＯＭ部，インターバルデータＲＯＭ部，アレンジング
データＲＯＭ部を１つにまとめることができるという効
果を有する。
Ｍ回路を持つことにより、アレンジングデータを従来よ
り飛躍的に多く利用できるようになったので、今までは
各市場に合わせて作成していたいくつかのトーンデータ
ＲＯＭ部，インターバルデータＲＯＭ部，アレンジング
データＲＯＭ部を１つにまとめることができるという効
果を有する。
【図１】本発明のデジタルトーン発生回路の一実施例を
示すブロック図である。
示すブロック図である。
【図２】図１におけるトーンデータＲＯＭ部の一構成例
を示す図である。
を示す図である。
【図３】図１におけるインターバルデータＲＯＭ部の一
構成例を示す図である。
構成例を示す図である。
【図４】（Ａ），（Ｂ）は図１におけるタグＲＡＭ回路
の一構成例を示す図である。
の一構成例を示す図である。
【図５】図１におけるアレンジングデータＲＯＭ部の一
構成例を示す図である。
構成例を示す図である。
【図６】従来のデジタルトーン発生回路の一例を示すブ
ロック図である。
ロック図である。
１ メモリ回路（ＭＥＭ） ２，６３ トーンデータＲＯＭ部（ＲＯＭＴ） ３，６１ インターバルデータＲＯＭ部（ＲＯＭＩ） ４，６２ アレンジングデータＲＯＭ部（ＲＯＭＡ） ５ タグＲＡＭ回路（ＲＡＭＴ） ６ ＣＰＵインタフェース回路（ＩＮＦ） ７，６４ セレクタ回路（ＳＥＬ） ８ 同期制御回路（ＳＹＣ） ９ トーンＲＯＭアドレスラッチ回路（ＡＬＴ） １０ インターバルＲＯＭアドレスラッチ回路（ＡＬ
Ｉ） １１ タグＲＡＭリードアドレスカウンタ（ＴＲＣ
Ｔ） １２，６７ トーンアドレスカウンタ（ＴＡＣＴ） １３，６５ インターバルアドレスカウンタ（ＩＡＣ
Ｔ） １４ 出力回路（ＯＴ） １５，６６ リードアドレスカウンタ（ＲＡＣＴ） １６ トーンコントロールメモリ（ＴＣＭ） １７ トーンスイッチメモリ（ＴＳＭ）
Ｉ） １１ タグＲＡＭリードアドレスカウンタ（ＴＲＣ
Ｔ） １２，６７ トーンアドレスカウンタ（ＴＡＣＴ） １３，６５ インターバルアドレスカウンタ（ＩＡＣ
Ｔ） １４ 出力回路（ＯＴ） １５，６６ リードアドレスカウンタ（ＲＡＣＴ） １６ トーンコントロールメモリ（ＴＣＭ） １７ トーンスイッチメモリ（ＴＳＭ）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04Q 11/04 H04Q 1/444
Claims (1)
- 【請求項１】 ＰＣＭ信号化したトーン情報，インター
バル情報およびアレンジング情報をそれぞれコード化し
て保持するメモリ回路と、前記メモリ回路の複数の前記
アレンジング情報から任意の情報を指定するためのタグ
ＲＡＭ回路と、前記メモリ回路の前記トーン情報，前記
インターバル情報および前記アレンジング情報の各格納
領域に対応するアドレス出力を選択するセレクタ回路
と、前記トーン格納領域に対して出力するアドレスをカ
ウントアップするトーンアドレスカウンタ回路と、前記
インターバル格納領域に対して出力するアドレスをカウ
ントアップするインターバルアドレスカウンタ回路と、
時分割多重方式にて交換動作をするためのスイッチメモ
リに対してＰＣＭデータを一旦ラッチして適切なタイミ
ングで出力するＰＣＭデータ出力回路と、前記セレクタ
回路に対してセレクト信号を送出し，前記トーンアドレ
スカウンタ回路および前記インターバルアドレスカウン
タ回路に対してカウントアップ信号，カウントロード信
号およびカウントリセット信号を送出し，前記ＰＣＭデ
ータ出力回路に対してデータラッチ信号や出力タイミン
グ信号を作成してタイミングをコントロールして分配す
る同期制御回路とを備えることを特徴とするデジタルト
ーン発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231086A JP2921286B2 (ja) | 1992-08-31 | 1992-08-31 | デジタルトーン発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4231086A JP2921286B2 (ja) | 1992-08-31 | 1992-08-31 | デジタルトーン発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0686376A JPH0686376A (ja) | 1994-03-25 |
| JP2921286B2 true JP2921286B2 (ja) | 1999-07-19 |
Family
ID=16918070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4231086A Expired - Lifetime JP2921286B2 (ja) | 1992-08-31 | 1992-08-31 | デジタルトーン発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2921286B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000341412A (ja) | 1999-05-27 | 2000-12-08 | Nec Corp | 電子構内交換機のトーン送出装置 |
| WO2011004798A1 (ja) | 2009-07-06 | 2011-01-13 | 株式会社 東芝 | 素子搭載用セラミックス基板、ｌｅｄ搭載用セラミックス基板、ｌｅｄランプ及びヘッドライト並びに電子部品 |
| JP5075999B2 (ja) | 2011-03-31 | 2012-11-21 | 株式会社東芝 | 記憶装置、電子機器、および基板アセンブリ |
-
1992
- 1992-08-31 JP JP4231086A patent/JP2921286B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0686376A (ja) | 1994-03-25 |
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