JPS59191951A - 異速度信号多重変換装置 - Google Patents
異速度信号多重変換装置Info
- Publication number
- JPS59191951A JPS59191951A JP6564283A JP6564283A JPS59191951A JP S59191951 A JPS59191951 A JP S59191951A JP 6564283 A JP6564283 A JP 6564283A JP 6564283 A JP6564283 A JP 6564283A JP S59191951 A JPS59191951 A JP S59191951A
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- Japan
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- signal
- multiplexed
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- data memory
- circuit
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- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
度信号と１つのべアラ多重化された異速度信号との多重
変換装置に関する。
変換装置に関する。
異速度回線をワード多重化するとき，例えば第１図に示
すように低速回線に対してはそのビットを〈シ返してワ
ード内に配置することによシ，各種異速度回線をすべて
同一速度として扱えるようＫした多重化形式をユニバー
サル多重化と呼ぶ。
すように低速回線に対してはそのビットを〈シ返してワ
ード内に配置することによシ，各種異速度回線をすべて
同一速度として扱えるようＫした多重化形式をユニバー
サル多重化と呼ぶ。
また、第２図に示すように異速度回線を，その回線の速
度に対応して１フレーム内に集中配置する多重化形式を
ベアラ多重化と呼ぶ。
度に対応して１フレーム内に集中配置する多重化形式を
ベアラ多重化と呼ぶ。
従来知られている複数のユニバーサル多重化信号と１つ
のベアラ多重化信号との異速度信号多重変換装置の一例
を第３図に示す。ｎ個のユニーぐ一サル多重入力信号１
−１〜１−ｎは、直並列変換回路６によシユニバーサル
信号のワード長に等しいビット数に並列展開され、シー
ケンシャルカウンタ１０の出力が書き込みアドレスとし
てデータメモリ７へ書き込１れる。一方、データメモリ
７の読み出しアドレスを作成するだめ、制御メモリアク
セスポー）１２からインタフェース回路１１を介して読
み出しアドレスが制御メモリ１３へ書き込まれる。デー
タメモリ７から読み出しアドレスに従って読み出すとき
に、ユニ・ぐ−サル信号と対応するベアラ信号のビット
数と同一の読み出しアドレスを与え、バイナリカウンタ
９の出力を制御入力とする選択回路８によシベアラ多重
出力信号２を得る。以上が複数のユニバ−サル多重入力
信号を１つのベアラ多重出力信号に多重化する異速度信
号多重化回路５の動作である。
のベアラ多重化信号との異速度信号多重変換装置の一例
を第３図に示す。ｎ個のユニーぐ一サル多重入力信号１
−１〜１−ｎは、直並列変換回路６によシユニバーサル
信号のワード長に等しいビット数に並列展開され、シー
ケンシャルカウンタ１０の出力が書き込みアドレスとし
てデータメモリ７へ書き込１れる。一方、データメモリ
７の読み出しアドレスを作成するだめ、制御メモリアク
セスポー）１２からインタフェース回路１１を介して読
み出しアドレスが制御メモリ１３へ書き込まれる。デー
タメモリ７から読み出しアドレスに従って読み出すとき
に、ユニ・ぐ−サル信号と対応するベアラ信号のビット
数と同一の読み出しアドレスを与え、バイナリカウンタ
９の出力を制御入力とする選択回路８によシベアラ多重
出力信号２を得る。以上が複数のユニバ−サル多重入力
信号を１つのベアラ多重出力信号に多重化する異速度信
号多重化回路５の動作である。
次に、上記とは逆の動作である異速度信号分離回路２０
−１〜２０−ｎについて述べる。この分離回路は多重化
回路５と異なシ２２分離れるユニノぐ一サル多重出力信
号の数だけ必要となる。ベアラ多重入力信号３は各異速
度信号分離回路２０−１〜２０−ｎ内のシーケンシャル
カウンタ２２に従ってデータメモリ２１へ書き込壕れる
。一方、データメモリ２１の読み出しアドレスを作成す
るため、制御メモリアクセスポート１２からインターフ
ェース回路２３を介して読み出しアドレスが各分離回路
の制御メモリ２４へ書き込まれる。ソーケンシャルカウ
ンタ２５は制御メモリ２４の読み出しアドレスを発生し
ておシ、制御ノモリ２４の出力がデータメモリ２１の読
み出しアドレスと々る。このとき出力されるユニバーサ
ル多重入力信号４−１〜４−ｎを得るために、制御メモ
リ２４内にユニ・ぐ−サル信号に対応して読み出しアド
レスをくり返すことにより１分離回路２０−１〜２０−
ｎの機能が実現される。
−１〜２０−ｎについて述べる。この分離回路は多重化
回路５と異なシ２２分離れるユニノぐ一サル多重出力信
号の数だけ必要となる。ベアラ多重入力信号３は各異速
度信号分離回路２０−１〜２０−ｎ内のシーケンシャル
カウンタ２２に従ってデータメモリ２１へ書き込壕れる
。一方、データメモリ２１の読み出しアドレスを作成す
るため、制御メモリアクセスポート１２からインターフ
ェース回路２３を介して読み出しアドレスが各分離回路
の制御メモリ２４へ書き込まれる。ソーケンシャルカウ
ンタ２５は制御メモリ２４の読み出しアドレスを発生し
ておシ、制御ノモリ２４の出力がデータメモリ２１の読
み出しアドレスと々る。このとき出力されるユニバーサ
ル多重入力信号４−１〜４−ｎを得るために、制御メモ
リ２４内にユニ・ぐ−サル信号に対応して読み出しアド
レスをくり返すことにより１分離回路２０−１〜２０−
ｎの機能が実現される。
以上の説明で明らかなように、従来の異速度信号分離回
路においては各ユニ・ぐ−サル多重出力信号に対応して
、制御メモリおよびそのインターフェース回路が必要と
なり、ユニ・ぐ−サル多重出力信号の数が多くなるにつ
れて、・・−ドウエアも増加するという欠点を有してい
た。
路においては各ユニ・ぐ−サル多重出力信号に対応して
、制御メモリおよびそのインターフェース回路が必要と
なり、ユニ・ぐ−サル多重出力信号の数が多くなるにつ
れて、・・−ドウエアも増加するという欠点を有してい
た。
本発明の目的は、前記従来の欠点を除去するため、多重
化回路内の制御メモリに異速度信号の速度情報も併せて
記憶させ２分離回路内のデータメモリを書き込みランダ
ム、読み出しシーケン／キルとし１分離回路の制御メモ
リおよびそのインターフェース回路を省略できるように
することにより、・・−ドウエアを簡略化した異速度信
号多重変換回路を提供することにある。
化回路内の制御メモリに異速度信号の速度情報も併せて
記憶させ２分離回路内のデータメモリを書き込みランダ
ム、読み出しシーケン／キルとし１分離回路の制御メモ
リおよびそのインターフェース回路を省略できるように
することにより、・・−ドウエアを簡略化した異速度信
号多重変換回路を提供することにある。
前記目的を達成するため本発明による異速度信号多重変
換回路は、直並列変換回路と、多重化データメモリと２
選択回路と２分離データメモリと。
換回路は、直並列変換回路と、多重化データメモリと２
選択回路と２分離データメモリと。
多重化出力タイムスロットを指定する制御メモリとから
構成され、ビット＜シ返しされた多重化信号を入力とし
、異速度多重化信号を出力とする多重化データメモリの
読み出しアドレスを発生する前記制御メモリに、異速度
信号の速度情報を記憶させ、前記読み出しアドレスと、
前記速度情報からカウンタ出力を禁止して得られるダー
ト出力とを遅延させ、複数の分離データメモリの書き込
み゛ アドレスとし、前記書き込みアドレスに従って異
速度多重化入力信号と前記速度情報とを前記分離データ
メモリへ書き込み、前記分離データメモリから７−ケン
シヤルカウンタにより前記速度情報を読み出し、該速度
情報からシーケンシャルカウンタ出力の一部を禁止する
ことにより、前記分離データメモリからビット〈シ返し
された多重化出力信号を得るように構成されたものであ
る。
構成され、ビット＜シ返しされた多重化信号を入力とし
、異速度多重化信号を出力とする多重化データメモリの
読み出しアドレスを発生する前記制御メモリに、異速度
信号の速度情報を記憶させ、前記読み出しアドレスと、
前記速度情報からカウンタ出力を禁止して得られるダー
ト出力とを遅延させ、複数の分離データメモリの書き込
み゛ アドレスとし、前記書き込みアドレスに従って異
速度多重化入力信号と前記速度情報とを前記分離データ
メモリへ書き込み、前記分離データメモリから７−ケン
シヤルカウンタにより前記速度情報を読み出し、該速度
情報からシーケンシャルカウンタ出力の一部を禁止する
ことにより、前記分離データメモリからビット〈シ返し
された多重化出力信号を得るように構成されたものであ
る。
次に本発明の実施例を図面を参照して説明する。
第４図は本発明による異速度信号多重変換装置の一実施
例を示し、１つの異速度信号多重化回路５とｎ組の異速
度信号分離回路２０−１〜２０−ｎから構成されている
。第５図はその動作を示すタイミング図である。
例を示し、１つの異速度信号多重化回路５とｎ組の異速
度信号分離回路２０−１〜２０−ｎから構成されている
。第５図はその動作を示すタイミング図である。
まず最初に多重化回路５から説明する。複数のユニバー
サル多重入力信号１−１〜１−ｎ（第５図（イ））を１
つのベアラ多重出力信号２（第５図に））に多重化する
手段については前記した従来のものと同様であるため説
明を省略する。データメモリ７の読み出しアドレスを記
憶する制御メモリ１４は、ベアラ多重出力信号２のタイ
ムスロットに対応する制御メモリ１４のロケーションに
ユニノＳ−サノ１ノ多重入力信号１−１〜ｌ−ｎのワー
ドのタイムスロットに対応するＷＯＲＤと１つのユニツ
ク−サル多重入力信号を選択するＵＲＬＩＮＦおよび対
応する速度情報ＢＲが記憶されている（第５図（ロ））
。ＵＲＬＩＮＦは遅延回路１７−３を介してデコード回
路】５−２により。
サル多重入力信号１−１〜１−ｎ（第５図（イ））を１
つのベアラ多重出力信号２（第５図に））に多重化する
手段については前記した従来のものと同様であるため説
明を省略する。データメモリ７の読み出しアドレスを記
憶する制御メモリ１４は、ベアラ多重出力信号２のタイ
ムスロットに対応する制御メモリ１４のロケーションに
ユニノＳ−サノ１ノ多重入力信号１−１〜ｌ−ｎのワー
ドのタイムスロットに対応するＷＯＲＤと１つのユニツ
ク−サル多重入力信号を選択するＵＲＬＩＮＦおよび対
応する速度情報ＢＲが記憶されている（第５図（ロ））
。ＵＲＬＩＮＦは遅延回路１７−３を介してデコード回
路】５−２により。
次に説明する各分離回路２０−１〜２０−ｎ内のデータ
メモリ２６の各チップ選択端子に接続され（第５図（へ
））ている。ＢＲはデコード回路１５−１へ入力され、
バイナリカウンタ９（第５図（ハ））の各タップ出力を
速度情報から禁止ケ゛−ト１６によシ禁止する。
メモリ２６の各チップ選択端子に接続され（第５図（へ
））ている。ＢＲはデコード回路１５−１へ入力され、
バイナリカウンタ９（第５図（ハ））の各タップ出力を
速度情報から禁止ケ゛−ト１６によシ禁止する。
次に、各ユニバーサル多重出力信号に分離する分離回路
２０−１〜２０−ｎについて説明する。各分離回路内の
データメモリ２６へはベアラ多重入力信号３とともに、
多重化回路内制御メモリ１４の速度情報ＢＲが予め定め
られたビット数分だけ遅延されて入力される（第５図（
ホ））。この遅延ビット数は多重化回路のベアラ多重出
力信号と分離回路へのベアラ多重入力信号のフレーム位
相差を補正するだめのもので、以下に述べる遅延ビット
数とともにすべて同じビット数である。さてデータメモ
リ２６は書き込みランダム、読み出しシーケンシャルで
あシ、書き込みアドレスとしては制御メモリ］４のＷＯ
ＲＤおよび禁止ケ” −ト１６を遅延させたものである
（第５図（ト））。データメモリ２６の読み出しアドレ
スは、シーケンシャルカラ／り２９よシ発生されるが、
データメモリ２６の出力速度情報をデコード回路２７を
介して禁止ケ゛−ト２８にてシーケンシャルカウンタ２
９の下位ビットを禁止する（第５図（男）。禁止されな
いカウンタ出力と禁止されたカウンタ出力が読み出しア
ドレスと々ることにより、ユニバーサル多重出力信号４
−１〜４−ｎ（第５図し））を得ることになる。
２０−１〜２０−ｎについて説明する。各分離回路内の
データメモリ２６へはベアラ多重入力信号３とともに、
多重化回路内制御メモリ１４の速度情報ＢＲが予め定め
られたビット数分だけ遅延されて入力される（第５図（
ホ））。この遅延ビット数は多重化回路のベアラ多重出
力信号と分離回路へのベアラ多重入力信号のフレーム位
相差を補正するだめのもので、以下に述べる遅延ビット
数とともにすべて同じビット数である。さてデータメモ
リ２６は書き込みランダム、読み出しシーケンシャルで
あシ、書き込みアドレスとしては制御メモリ］４のＷＯ
ＲＤおよび禁止ケ” −ト１６を遅延させたものである
（第５図（ト））。データメモリ２６の読み出しアドレ
スは、シーケンシャルカラ／り２９よシ発生されるが、
データメモリ２６の出力速度情報をデコード回路２７を
介して禁止ケ゛−ト２８にてシーケンシャルカウンタ２
９の下位ビットを禁止する（第５図（男）。禁止されな
いカウンタ出力と禁止されたカウンタ出力が読み出しア
ドレスと々ることにより、ユニバーサル多重出力信号４
−１〜４−ｎ（第５図し））を得ることになる。
以上の説明から明らかなように１本発明による構成によ
れば、従来知られている構成にくらべて。
れば、従来知られている構成にくらべて。
異速度信号多重化回路の速度情報も含んだ読み出しラン
ダムアドレスから、複数の異速度分離回路の書き込みラ
ンダムアドレスを作成するコトニょシ１分離回路内の制
御メモリとそのインターフェース回路を“省略すること
ができ、ハードウェアの減少を図ることが可能となる。
ダムアドレスから、複数の異速度分離回路の書き込みラ
ンダムアドレスを作成するコトニょシ１分離回路内の制
御メモリとそのインターフェース回路を“省略すること
ができ、ハードウェアの減少を図ることが可能となる。
第１図はユニバーサル多重化形式を示すフレーム構成図
、第２図はベアラ多重化形式を示すフレーム構成図、第
３図は従来の異速度信号多重変換装置を示すブロック図
、第４図は本発明による異速度信号多重変換装置の実施
例を示すブロック図。 第５図は第４図の動作を説明するための信号のタイムチ
ャート図である。 ５・異速度信号多重化回路、６・・直並列変換回路、７
・・データメモリ、８・・選択回路、９・バイナリカウ
ンタ、１０・・−シーケンシャルカウンタ。 １１・・インターフェース回路、１２・制御メモリアク
セスポー）、１３・・・制御メモリ、１４・・制御メモ
リ、１５−１．１５−２・・デコード回路、１６・・禁
止ダート、１７−１〜１７−４・・・遅延回路、 ２０
−１〜２０−ｎ・・異速度信号分離回路、２１・・・デ
ータメモリ、２２・・・シーケンシャルカウンタ、２３
・・・インターフェース回路、２４・・・制御メモリ、
２５・・シーケンシャルカウンタ、２６・・データメモ
リ。 ２７・・デコード回路、２８・・禁止ゲート、２９・・
シーケンシャルカウンタ。
、第２図はベアラ多重化形式を示すフレーム構成図、第
３図は従来の異速度信号多重変換装置を示すブロック図
、第４図は本発明による異速度信号多重変換装置の実施
例を示すブロック図。 第５図は第４図の動作を説明するための信号のタイムチ
ャート図である。 ５・異速度信号多重化回路、６・・直並列変換回路、７
・・データメモリ、８・・選択回路、９・バイナリカウ
ンタ、１０・・−シーケンシャルカウンタ。 １１・・インターフェース回路、１２・制御メモリアク
セスポー）、１３・・・制御メモリ、１４・・制御メモ
リ、１５−１．１５−２・・デコード回路、１６・・禁
止ダート、１７−１〜１７−４・・・遅延回路、 ２０
−１〜２０−ｎ・・異速度信号分離回路、２１・・・デ
ータメモリ、２２・・・シーケンシャルカウンタ、２３
・・・インターフェース回路、２４・・・制御メモリ、
２５・・シーケンシャルカウンタ、２６・・データメモ
リ。 ２７・・デコード回路、２８・・禁止ゲート、２９・・
シーケンシャルカウンタ。
Claims (1)
- 【特許請求の範囲】 １、）直並列変換回路、多重化データメモリ、選択回路
１分離データメモリ、多重化出力タイムスロットを指定
する制御メモリから構成される異速度信号多重変換装置
において、ビット＜シ返しされた多重化信号を入力とし
、異速度多重化信号を出力とする前記多重化データメモ
リの読み出しアドレスを発生する前記制御メモリに、異
速度信号の速度情報を記憶し、前記読み出しアドレスと
。 前記速度情報からカウンタ出力を禁止して得られるゲー
ト出力とを遅延させて複数の分離データメモリの書き込
みアドレスとし、該書き込みアドレスに従って異速度多
重化入力信号と前記速度情報とを前記分離データメモリ
へ書き込み、前記分離データメモリからシーケンシャル
カウンタによシ前記速度情報を読み出し、前記速度情報
からシーケンシャルカウンタ出力の一部を禁止すること
によシ、前記分離データメモリからビットくシ返しされ
た多重化出力信号を得ることを特徴とする異速度信号多
重変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6564283A JPS59191951A (ja) | 1983-04-15 | 1983-04-15 | 異速度信号多重変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6564283A JPS59191951A (ja) | 1983-04-15 | 1983-04-15 | 異速度信号多重変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59191951A true JPS59191951A (ja) | 1984-10-31 |
Family
ID=13292871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6564283A Pending JPS59191951A (ja) | 1983-04-15 | 1983-04-15 | 異速度信号多重変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59191951A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304732A (ja) * | 1987-06-05 | 1988-12-13 | Nec Corp | 多重化方式 |
| US5098210A (en) * | 1988-04-28 | 1992-03-24 | Tokyo Electric Company, Ltd. | Sheet feeding apparatus for a printing machine featuring a resiliently supported arm and planetary gear |
-
1983
- 1983-04-15 JP JP6564283A patent/JPS59191951A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63304732A (ja) * | 1987-06-05 | 1988-12-13 | Nec Corp | 多重化方式 |
| US5098210A (en) * | 1988-04-28 | 1992-03-24 | Tokyo Electric Company, Ltd. | Sheet feeding apparatus for a printing machine featuring a resiliently supported arm and planetary gear |
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