JPH0828913B2

JPH0828913B2 - 時間多重スイッチ

Info

Publication number: JPH0828913B2
Application number: JP5003711A
Authority: JP
Inventors: 彰梅津
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-01-13
Filing date: 1993-01-13
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: EP0610672A3; US5467340A; EP0610672A2; JPH06217383A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデジタル交換機に使用さ
れる時間多重スイッチに関し、特に時間多重スイッチの
故障検出試験を効率的に実行できる時間多重スイッチに
関する。

【０００２】

【従来の技術】デジタル交換機の最大の特徴は、１つの
通話パスは時分割多重したデジタル信号（ＰＣＭ信号）
のままで時間的に交換を行なっていることにある。一方
デジタル交換機では、通話路もメモリスイッチやゲート
スイッチといった半導体部品で構成されている。しか
も、メモリスイッチやゲートスイッチは広く汎用性のあ
るＬＳＩ技術の適用分野であり、小型化、経済化の点で
有利である。

【０００３】またデジタル交換機における通話路の基本
は、タイムスロットの入力機能を持っている時間多重ス
イッチ（以下、時間スイッチと称する）とよばれる半導
体装置であり、音声情報ビット列群の書込み、記憶、読
出しのできるメモリ素子によりその情報の入れ替えが行
なわれる。しかも、時間スイッチのみで大容量のデジタ
ル通話路を構成するには、メモリ素子の動作速度の問題
から技術的に困難な面がある。

【０００４】この時間スイッチは、デジタル交換機の通
話路構成上は不可欠の要素であり、上述のように通話メ
モリ（ＳｐｅｅｃｈＰａｔｈＭｅｍｏｒｙ；以下、
ＳＰＭと称す）と、制御メモリ（ＳｐｅｅｃｈＰａｔ
ｈＣｏｎｔｒｏｌｌＭｅｍｏｒｙ；以下、ＣＴＬＭ
と称す）およびライト／リード・アドレス・カウンタか
ら構成され、次のような機能をもっている。

【０００５】ＳＰＭは、データ・ハイウェイ上のデジタ
ル符号化した音声情報の格納をする機能をもっておりそ
の記憶容量は時間スイッチに出入りするハイウェイのタ
イムスロット（チャンネル）の総数分、すなわちそのハ
イウェイの多重度×ハイウェイ本数に見合う容量が用意
される。ＣＴＬＭは、通話メモリの読出し番地を指定す
るメモリである。リード／ライト・アドレス・カウンタ
は通話メモリと制御メモリとに対し、デジタル符号化し
た音声情報を順番に読出し／書込みをしてハイウェイに
読み出すための順次アドレスを発生する回路である。実
際のデジタル交換機では、伝送路からのハイウェイを複
数本集めて、大きな多重度をもつハイウェイに多重化し
た後時間スイッチに接続する。

【０００６】この時間スイッチは、時間スイッチの単位
容量である多重度１０２４の場合、１タイムスロットの
時間（１２２ｎｓ）以内に書込み／読出しをするために
は、メモリサイクルタイムはそれぞれ６０ｎｓと高速化
が必要である。半導体技術の進歩に伴ないサイクルタイ
ム６０ｎｓ以下を確保できるメモリ素子が得られるよう
になり、上述したメモリ素子の動作速度の問題も改善さ
れ、時間スイッチの単位容量である多重度１０２４、書
込み／読出し交互方式の時間スイッチが採用されてい
る。また、音声１チャンネルは、８ビットに符号化され
ているので、直列８ビットデータ（通話メモリの０〜１
０２３番地の内容）を並列化して、多重化することによ
り同一時間間隔で８倍のチャンネル数を送出することが
できるのである。この並列化は、スイッチの前段のシリ
アル／パラレル変換器で実行され、時間スイッチの通話
メモリも並列化された状態でデータ交換が実行される。

【０００７】従来技術におけるこの種の時間スイッチ
は、例えば日経エレクトロニクス１９８７．３．９，ｎ
ｏ．４１６号所載の日本電気製の２０４８×２０４８チ
ャンネルのディジタル・スイッチング用ＬＳＩと呼ばれ
る構成のものがある。

【０００８】この従来の時間スイッチの基本構成は、図
６に示すように、ｎチャネル多重の入力ハイウェイ７０
８上に存在し、１フレームが繰り返えし周期１２５μｓ
で、ｎチャネル分（１チャネルは８ビット、最大１６ビ
ット構成）のデータが多重された直列データ７０２は、
周期ｎのアドレスカウンタ７０４の出力信号に同期して
書込み回路７０３により順次、アドレス１〜ｎに対応す
るデータ、この例ではＡ〜Ｅの順番で通話メモリ７０１
に書き込まれる。この通話メモリ７０１に一旦蓄えられ
たｔ1 〜ｔn からなるｎチャネルそれぞれのデータＡ〜
Ｅを、制御メモリ７０６の内容で指定される順次アドレ
スに対応する通話メモリ７０１のアドレスに格納された
データ、この例ではｎ，３，２，…，１，ｎ−１の順番
に従って読出し回路７０５により出力側ハイウェイ７０
８に読み出され、入力ｎチャネルと出力ｎチャネルのス
イッチングが実行されることになる。制御メモリ７０６
には、入力タイムスロットと出力タイムスロットの接続
関係が書き込まれている。

【０００９】この種の時間スイッチを製造工程の段階で
良品、不良品の選別をするための故障検出試験について
図面を参照しながら説明する。

【００１０】図７は従来の時間スイッチおよびその故障
検出試験時のシステム構成図である。図７を参照する
と、複数チャネルの音声データが端子８３ａ〜８３ｉを
介して供給されるとこれらのチャネルの時間的位置を所
定の順序に並べ変えて出力端子８６ａ〜８６ｉから出力
する時間スイッチ（以下、ＴＤＳＷと称す）８０と、故
障検出試験時には通常動作時の音声データに変えて人手
作成の試験データ用テストパターンを端子８３ａ〜８３
ｉを介してＴＤＳＷ８０に供給し、その動作結果の出力
信号とあらかじめＴＤＳＷ８０の正常動作時の出力信号
をビットごとに記憶させた期待値との照合結果に応答し
て良品か不良品かを判定するテスト装置（図示せず）
と、通常動作時にはこのＴＤＳＷ８０を制御するマイク
ロコンピュータ８１が接続され、このマイクロコンピュ
ータ８１からデータ入力信号線８１１ａ〜８１１ｍを介
して供給される信号または試験時に外部に接続されるテ
スト装置から供給される人手作成のテストパターンのい
ずれかをテスト装置から供給される試験開始信号に応答
して選択的にＴＤＳＷ８０の端子８４ａ〜８４ｍに供給
し、書込みアドレス信号線８１２ａ〜８１２ｍを介して
供給される信号またはテスト装置から供給される人手作
成の書込みアドレス用テストパターンのいずれかを試験
開始信号に応答して選択してＴＤＳＷ８０の端子８５ａ
〜８５ｍに供給する切替回路（以下、ＳＥＬと称す）８
２とで構成されている。

【００１１】ＴＤＳＷ８０は、アドレス・カウンタ８０
５と、テスト装置から供給されるクロックを用いて低速
度の書込みクロックとこのクロックよりも高速度の読出
しクロックとを生成するタイミング信号発生回路８０９
と、ＳＥＬ８２１ａ〜８２１ｍで選択された信号を入力
端子８４ａ〜８４ｍを経てデータ入力端子に、ＳＥＬ８
２２ａ〜８２２ｍで選択された信号を入力端子８５ａ〜
８５ｍを経て書込みアドレス入力端子に、アドレス・カ
ウンタ８０５から出力される順次アドレス信号を読出し
アドレス入力端子にそれぞれ入力する制御メモリ（以
下、ＣＴＬＭと称す）８０４と、テスト装置から試験デ
ータ用テストパターンを、９ビット（データ８ビットと
チェックビット１ビット）の直列信号からなる試験デー
タをそれぞれ複数組並列に入力端子８３ａ〜８３ｉを経
て入力し、これらの９ビット直列信号をそれぞれ９ビッ
ト並列信号に変換する直列／並列変換器（以下、Ｓ／Ｐ
と称す）８０１と、Ｓ／Ｐ８０１から９ビット並列信号
を複数組並列入力して９ビット並列信号を複数組直列に
多重化して出力する多重回路（以下、ＭＵＸと称す）８
０２と、アドレス・カウンタ８０５からの書込みアドレ
ス信号に応答してＭＵＸ８０２から供給された９ビット
の入力データをメモリに順次書込み、ＣＴＬＭ８０４の
データ出力端子から供給されるメモリ内容の読出しアド
レス信号に応答して、指定されたメモリ番地のデータを
データ出力端子から出力することにより多重化された直
列信号の相互の時間位置を並べ変える通話メモリ（以
下、ＳＰＭと称す）８０３と、ＳＰＭ８０３から読出さ
れた９ビット並列信号が複数組直列に多重化された信号
を入力して、これら複数組を互に並列に多重分離する多
重分離回路（以下、ＤＭＵＸと称す）８０６と、ＭＵＸ
８０６から出力される多重分離された複数組の並列信号
ごとに９ビット並列信号を９ビット直列信号に変換して
出力端子８６ａ〜８６ｉを経て出力する並列／直列変換
器（以下、Ｐ／Ｓと称す）８０７とを備える。

【００１２】次にこのＴＤＳＷ８０の故障検出試験を図
面を参照しながら説明する。図８（ａ）は図７における
ＴＤＳＷ８０のＣＴＬＭをデータの書込む動作を説明す
るためのブロック図であり、図８（ｂ）はその書込み動
作を説明するためのタイミングチャートであり、図８
（ｃ）はＣＴＬＭの読出しデータでＳＰＭの読出しアド
レスを指定する動作を説明するためのブロック図であ
り、図８（ｄ）はその読出しアドレスを指定する動作を
説明するためのタイミングチャートであり、図８（ｅ）
は外部からＳＰＭにデータを書込む動作を説明するため
のブロック図であり、図８（ｆ）はそのデータを書込む
動作を説明するためのタイミングチャートである。図９
（ａ）はＣＴＬＭから読出したアドレスに基づきＳＰＭ
からデータを読出す動作を説明するためのブロック図で
あり、図９（ｂ）はそのデータを読出す動作を説明する
ためのタイミングチャートである。

【００１３】図７におけるような従来の構成によるＴＤ
ＳＷ８０に内蔵するＳＰＭ８０３およびＣＴＬＭ８０４
の故障検出試験では、通常動作時に接続されているマイ
クロコンピュータ８１から供給するＣＴＬＭのデータ入
力信号，書込みアドレス信号およびＳＰＭに外部から供
給される音声データに代り、人手で作成したテストパタ
ーンをテスト装置からそれぞれ供給することにより試験
を行なっていた。

【００１４】図７および図８（ａ）を併せて参照する
と、タイミング発生回路８０９はテスト装置等の外部機
器から供給される基本クロックから生成した低速の書込
みクロック（このクロックは通常内部のスイッチング速
度の数分の１程度の速度である）をＣＴＬＭ８０４に供
給する。ＣＴＬＭ８０４は、その書込みクロックの立ち
上りのタイミングに同期して、外部に接続されるマイク
ロコンピュータ８１から供給されるアドレスｎで指定さ
れるメモリ番地に、同様にマイクロコンピュータ８１か
ら供給されるデータαの書込みを行なている（図８
（ａ），同図（ｂ））。

【００１５】このとき書き込まれるデータαは外部入力
端子８４ａ〜８４ｍを経てＣＴＬＭ８０４のデータ入力
端子に供給されている。ＣＴＬＭ８０４の読出し側は、
基本クロックからタイミング発生回路８０９が生成した
他の高速な読み出しクロックに同期して動作しており、
ＴＤＳＷ８０に内蔵するアドレス・カウンタ８０５から
供給される順次読出しアドレスｎによって指定されたＣ
ＴＬＭ８０４のメモリのデータは、読出しクロックの立
ち下りのタイミングでアクセスされ、立ち上りのタイミ
ングに同期してアドレスｎに記憶されたデータαを読出
し、データ出力端子からＳＰＭ８０３の読出しアドレス
端子に供給する（図８（ｃ），同図（ｄ））。

【００１６】ＳＰＭ８０３は、ＣＴＬＭ８０４の読出し
と同様に高速な書込みクロックに同期して動作している
が、あらかじめ外部からアドレスαのメモリにデータｍ
が書き込まれている。すなわち、アドレス・カウンタ８
０５から供給される書込みアドレスαによって指定され
るＳＰＭ８０３のメモリのデータｍは、ＳＰＭ８０３を
試験するための試験データ用テストパターンであり、そ
のデータｍは外部から入力端子８３ａ〜８３ｉとＳ／Ｐ
８０１とＭＵＸ８０２とを経てデータ入力端子に供給さ
れている。このデータｍは、アドレス信号αが指す番地
のメモリに、書込みクロックの立ち下りのタイミングに
同期して記憶される（図８（ｅ），同図（ｆ））。

【００１７】このデータｍがＣＴＬＭ８０４から供給さ
れるアドレスαの指す番地のメモリから、読出しクロッ
クの立ち下りのタイミングでアクセスされ、読出しクロ
ックの立ち上りのタイミングに同期してＳＰＭ８０３か
ら読み出されて試験を実行していた（図９（ａ），同図
（ｂ））。

【００１８】

【発明が解決しようとする課題】この従来のＴＤＳＷに
おいては、ＴＤＳＷに内蔵されるＳＰＭおよびＣＴＬＭ
の試験をするのに必要なテストパターンを人手で作成し
なければならず、また、ＣＴＬＭへ供給するテストパタ
ーンの書込みは、前述したように低速度で動作させねば
ならず、高速で動作するＳＰＭへ供給されるテストパタ
ーンとのタイミングも考慮しなければならないという欠
点があった。すなわち、通常動作時にＣＴＬＭへ書込む
アドレス信号およびＳＰＭのアドレス指定用のデータを
供給するマイクロコンピュータの動作速度が、ＣＴＭＬ
およびＴＤＳＷのメモリの動作速度に比較して遅いの
で、この入力側のＳＥＬは低速度を対象として設計され
るのが一般的である。そのため、例えば、８Ｋ多重のＴ
ＤＳＷの場合、ＣＴＬＭとＳＰＭの読出し側は６４ＭＨ
ｚクロックで動作しているがこれに対して、ＣＴＬＭの
書込み側は８ＭＨｚクロック動作である。通常１クロッ
クは１テストパターンで構成されるため、試験用のテス
トパターン作成時に、８ＭＨｚクロックを６４ＭＨｚク
ロックに一致させるには８ＭＨｚクロックの１クロック
に対して８パターンを割り付ける必要がある。つまり８
Ｋ（１フレーム１２５μ期間中に８１９２ビット）多重
のＴＤＳＷのＣＴＬＭに書込むためには、８クロック
（＝８パターン）で１アドレスを書き込むということに
なり、したがって、８１９２（約８Ｋ）ビットの各アド
レスを書き込むには８×８Ｋ＝６４Ｋもの多量のテスト
パターン数が必要となる。

【００１９】また、故障検出率を上げるためには、上述
の６４Ｋテストパターン分を２〜４回繰り返えさなけれ
ばならず、６４Ｋ×２＝１２８Ｋ〜６４Ｋ×４＝２５６
Ｋパターンとなる。このことは現実的には試験時間も長
くなり、人手工数も膨大となるため、やむを得ずテスト
パターンを縮小して試験することになり、従って最小限
度の故障検出率で妥協しなければならないという欠点も
有していた。

【００２０】本発明の目的は、上述の欠点に鑑みなされ
たもであり、ＴＤＳＷに内蔵されるＳＰＭおよびＣＴＬ
Ｍの試験をするのに必要なテストパターンを人手で作成
することなく、内蔵させた試験パターン生成手段を用い
ることによって、従来の試験時に作成されたテストパタ
ーンよりも短いテストパターンにより短時間で、ＳＰＭ
およびＣＴＬＭのメモリ素子の記憶内容が論理レベルの
ハイレベルに固定される故障状態（“１”固定）あるい
は論理レベルのロウレベルに固定される故障状態
（“０”固定）の故障が検出出来、故障検出率を低下さ
せることなく試験をすることができるＴＤＳＷを提供す
ることにある。

【００２１】

【課題を解決するための手段】本発明の時間多重スイッ
チの特徴は、データ・ハイウェイ上のデジタル符号化さ
れた音声情報を格納するＳＰＭと、前記ＳＰＭの読出し
アドレスを指定するＣＴＬＭと、外部から供給されるク
ロックを用いて前記ＳＰＭに対する書込みアドレスと前
記ＣＴＬＭに対する読出しアドレスを発生するアドレス
・カウンタと，前記クロックを用いて前記ＳＰＭと前記
ＣＴＬＭに対し所定の低速度の書込クロックおよびこの
クロックよりも高速度の読出しクロックを供給するタイ
ミング発生回路とを有するデジタル交換機の時間多重ス
イッチにおいて、前記ＳＰＭと前記ＣＴＬＭのメモリ素
子の記憶内容が論理レベルのハイレベルに固定される
“１”固定故障状態あるいは論理レベルのロウレベルに
固定される“０”固定故障状態の各故障状態検出用のテ
ストパターンであって、かつ前記ＣＴＬＭのアドレス値
とその補数値とからなる前記テストパターンを外部から
供給される試験開始信号および前記クロックに応答して
発生する手段を備えた試験パターン生成部と、外部から
供給される前記音声情報または前記試験パターン生成部
から供給される試験データ用テストパターンのいずれか
を前記試験開始信号に応答して選択的に前記ＳＰＭおよ
び前記ＣＴＬＭのそれぞれのデータ入力端子に出力し、
外部または前記試験パターン生成部のいずれかから供給
されるメモリの書込みアドレス信号を前記試験開始信号
に応答して選択的に前記ＣＴＬＭの書込みアドレス端子
に出力する切替回路とを備えるとともに前記低速度の書
込みクロックに代えて前記高速度の読出しクロックと等
速度の書込みクロックが用いられ、前記音声情報の信号
が１タイムスロットｍビット、１フレームｎビット
（ｍ，ｎはそれぞれ自然数でｍ≪ｎ）のとき、前記クロ
ックに同期して前記試験パターン生成部から前記ＣＴＬ
Ｍに０からｎまでのアドレス値が１づづインクリメント
されながら供給され、これらのアドレス値と同じ値が第
１のＣＴＬＭデータとして前記ＣＴＬＭに、これらのア
ドレス値のうちｍビットで定まるアドレスまでのアドレ
ス値が第１のＳＰＭデータ値として前記書込みクロック
に同期してＳＰＭに書込まれ、それぞれの書込みごとに
前記書込みクロックの次のタイミングに等しい前記読出
しクロックで前記第１のＣＴＬＭデータが読み出されて
前記ＳＰＭの読出しアドレスを指定し、さらに次のタイ
ミングで前記第１のＳＰＭデータが読み出される第１の
サイクルと、この第１のサイクルに続いて前記試験パタ
ーン生成部から２回目の０からｎまでの前記アドレス値
が供給され、これらのアドレス値の補数値が第２のＣＴ
ＬＭデータとして前記ＣＴＬＭに、第２のＳＰＭデータ
として前記ＳＰＭにそれぞれ書込まれ、それぞれの書き
込みごとにその書込クロックの次のタイミングに同期し
た等速度の前記読出しクロックで前記ＣＴＬＭから前記
補数値の第２のＣＴＬＭデータが読み出されて前記ＳＰ
Ｍの読出しアドレスを指定し、さらに次のタイミングで
前記ＳＰＭに書き込まれた前記補数値の第２のＳＰＭデ
ータが読み出される第２のサイクルとを有し、これら第
１および第２のサイクルの実行により前記ＣＴＬＭおよ
び前記ＳＰＭの全てのメモリ素子の記憶内容を少なくと
も１回以上“１”および“０”の値に前記アドレス値に
応じて書き換えて、これらメモリ素子の前記“１”固定
故障状態および前記“０”固定故障状態を検出する構成
にある。

【００２２】また、前記テストパターンを発生する手段
は、前記クロック信号と前記試験開始信号とがそれぞれ
供給され前記０からｎまでの所定の２進コード出力信号
とこのコードの上位ビットからなる補数生成用の２進コ
ード出力信号とを生成するカウンタからなり前記試験開
始信号に応答して前記第１のサイクルで前記０からｎま
での前記アドレス値のテストパターンを発生する計数回
路と、前記前記０からｎまでの所定の２進コード出力信
号と前記補数生成用の２進コード出力信号との排他的論
理和によって、前記第１のサイクルでは前記０からｎま
での前記アドレス値と同じ値を前記第１のＣＴＬＭ書込
みデータおよび前記第２のＳＰＭ書込みデータとして発
生し、前記第２のサイクルでは前記０からｎまでの前記
アドレス値の補数値を前記第２のＣＴＬＭ書込みデータ
および前記第２のＳＰＭ書込みデータとして発生する論
理合成回路群とを備えることができる。

【００２３】

【実施例】本発明のＴＤＳＷを図面を参照しながら説明
する。

【００２４】図１は本発明のＴＤＳＷを用いたＴＤＳＷ
の故障検出試験の一実施例のシステム構成図である。図
１を参照すると、本発明のＴＤＳＷ１は、試験時には試
験開始信号とクロックとをＴＤＳＷ１に供給し、かつこ
のＴＤＳＷ１が正常に動作した状態の出力信号のビット
ごとの期待値があらかじめ記憶されかつこの期待値とＴ
ＤＳＷ１の実際の動作結果の出力信号とをビットごとに
照合して一致すればＴＤＳＷ１の動作が正常であること
を示す“ＧＯ”判定、不一致ならば動作が不良であるこ
と示す“ＮＯＧＯ”判定をするテスト装置（図示せず）
が接続され、通常動作時にはテスト装置に代りこのＴＤ
ＳＷ１を制御するマイクロコンピュータ２が接続され
る。

【００２５】ＴＤＳＷ１は、アドレス・カウンタ１６
と、テスト装置から入力端子６を経て供給されるクロッ
クを用いて高速度書込みクロックとこのクロックと等速
度の読出しクロックとを生成するタイミング発生回路２
０と、テスト装置から音声データに変えて試験データ用
テストパターンによる９ビット（データ８ビット，チェ
ックコード１ビット）の直列信号が複数組並列に入力端
子３ａ〜３ｉを経て供給され、これら９ビット直列信号
を複数組ごとにそれぞれ９ビット並列信号に変換するＳ
／Ｐ１０と、Ｓ／Ｐ１０から９ビット並列信号が複数組
互に並列接続で供給され、９ビット並列信号を複数組互
に直列に多重化して出力するＭＵＸ１１と、試験パター
ン生成部１３で生成された試験データ用テストパターン
またはＭＵＸ１１から供給される９ビット直列信号のい
ずれかを試験開始信号に応答して選択的に出力するＳＥ
Ｌ１２ａと、通常動作時にはマイクロコンピュータから
供給され、かつＳＰＭ１４の書込みアドレス値であって
ＣＴＬＭ１５の入力データであるＳＰＭアドレスデータ
または試験パターン生成部１３で生成されたＳＰＭアド
レスデータ用テストパターンのいずれかを試験開始信号
に応答して選択的に出力するＳＥＬ１２ｂと、同様に通
常動作時にはマイクロコンピュータから供給されるＣＴ
ＬＭ書込みアドレスまたは試験パターン生成部１３で生
成されたＣＴＬＭ書込みアドレス用テストパターンのい
ずれかを試験開始信号に応答して選択的に出力するＳＥ
Ｌ１２ｃと、ＳＥＬ１２ｂで選択された信号が一方のデ
ータ入力端子０〜８には供給され、ＳＥＬ１２ｃで選択
された信号が他方の書込みアドレス入力端子０〜１２に
は供給され、アドレス・カウンタ１６から出力される順
次アドレス信号が読出しアドレス入力端子０〜１２に供
給されるＣＴＬＭ１５と、アドレス・カウンタ１６から
の書込みアドレスに応答してＳＥＬ１２ａから供給され
る９ビットの入力データをメモリに順次書込み、その書
込まれたメモリ内容を読み出すためのＳＰＭアドレス信
号をＣＴＬＭ１５のデータ出力端子０〜１２から供給さ
れ、その信号に応答して指定されたメモリ番地のデータ
をデータ出力端子０〜８から出力することにより、多重
化された直列信号の相互の時間位置を並べ変えるＳＰＭ
１４と、ＳＰＭ１４から読出された９ビット並列信号が
複数組直列に多重化された信号を入力して、これら複数
組を互に並列に多重分離するＤＭＵＸ１７と、ＭＵＸ１
７から出力される多重分離された複数組の並列信号ごと
に９ビット並列信号を９ビット直列信号に変換して出力
端子８ａ〜８ｉを経て出力するＰ／Ｓ１８とを備える。

【００２６】すなわち、クロック発生回路の書込みクロ
ックを高速度の読出しクロックと等速度にし、試験パタ
ーン生成部１３とＳＥＬ１２ａ〜１２ｃをＴＤＳＷ１４
に内蔵したことが従来例との構成上の相違点である。

【００２７】次に、本発明の一実施例のＴＤＳＷ１の故
障検出動作を図面を参照しながら説明する。

【００２８】図２は図１における一実施例を説明するた
めのタイミングチャートであり、図１および図２を併せ
て参照すると、ここではＣＴＬＭ書込みアドレスとＣＴ
ＬＭ書込みデータとＣＴＬＭ読出しアドレスとＣＴＬＭ
読出しデータとＳＰＭ書込みアドレスとＳＰＭ読出しア
ドレスとはそれぞれ２進数の１３ビットの並列信号であ
り、ＳＰＭ書込みデータとＳＰＭ読出しデートとはそれ
ぞれ２進数の９ビット並列信号であるが、ここではそれ
ぞれ１０進表示で示してある。

【００２９】まず、ＴＤＳＷ１の通常時の動作を説明す
る。このとき、試験開始信号は非アクティブであるから
ＳＥＬ１２ａはＭＵＸ１１を、ＳＥＬ１２ｂおよびＳＥ
Ｌ１２ｃはそれぞれマイクロコンピュータ２の出力信号
を選択している。外部に設けられたマイクロコンピュー
タ２からマイクロコンピュータ２の動作速度（低速クロ
ック）でＣＴＬＭ１５の書込みアドレスｎを指定し、マ
イクロコンピュータ２から供給されるＣＴＬＭ書込みデ
ータαを書込みクロックに同期して指定されたアドレス
ｎの指すメモリに書き込む（図２−２０）。さらに、外
部から、Ｓ／Ｐ１０とＭＵＸ１１を経てＳＥＬ１２ａに
供給された９ビット並列の音声データｍは、アドレス・
カウンタ１６で生成されたＳＰＭ書込みアドレスαの指
す番地のメモリに書き込まれる（図２−２３）。同じク
ロックタイミングでＣＴＬＭ１５に記憶されたデータα
は、アドレスカウンタ１６で生成されたＣＴＬＭ読出し
アドレスｎに応答して読み出される（図２−２２）。読
み出されたデータαは、ＣＴＬＭ１５の読出しクロック
から１クロック遅れた次のタイミング、すなわち、ＳＰ
Ｍの書込みクロックのタイミングからは２クロック遅れ
てＳＰＭ読出しアドレスαとなり、そのアドレスαで指
定される番地に既に記憶されたデータ、すなわち音声デ
ータｍがＳＰＭのデータ出力端子０〜８から読み出され
る（図２−２４）。

【００３０】この音声データｍは、一方はＳＰＭ１４の
次段に設けられたＤＭＵＸ１７に供給され、Ｐ／Ｓ１８
で並列／直列変換された後に出力端子８ａ〜８ｉを経て
外部に出力される。

【００３１】以上の動作は試験時においても同様であ
り、この動作を利用して試験が行なわれる。

【００３２】次に図１を参照しながら試験時の動作を説
明する。入力端子７に供給されている試験開始信号が反
転して、試験モードになると、ＳＥＬ１２ａ，ＳＥＬ１
２ｂ，ＳＥＬ１２ｃはそれぞれ試験パターン生成部１３
から供給されるテストパターンを選択して出力する。従
って、ＳＰＭ１４のデータ入力と，ＣＴＬＭ１５のデー
タ入力および書込みアドレスとを試験モードのデータが
供給される。

【００３３】ここで図２を再び参照する。ＣＴＬＭ書込
みアドレスおよびＣＴＬＭ書込みデータの書込みクロッ
クを、前述した通常動作時においてマイクロコンピュー
タ２の動作速度に対応させて低速のクロックではなく、
ＴＤＳＷ１の内部を動作させ得る最大の動作速度をもっ
た高速度のクロックを供給する。すなわち、書込みおよ
び読出しクロックは互に同期した高速で等速度とする。
このとき１つの動作例として、ＣＴＬＭ１５のアドレス
ｎにデータαを書き込むものとする（図２−２１）。さ
らに同じクロックタイミングでアドレス・カウンタ１６
から供給されるＳＰＭ書込みアドレスαに応答して、そ
のデータαで指定されるＳＰＭ１４のアドレスが指すメ
モリに対して、試験パターン生成部１３から供給される
データｍをＳＥＬ１２ａで選択して書き込む（図２−２
３）。その後次のクロックタイミングでアドレス・カウ
ンタ１６から供給するＣＴＬＭ読出しアドレスｎによっ
て指定されたメモリのデータαをＣＴＬＭ１５から読み
出す（図２−２２）。そのデータαがＳＰＭ１４の読出
しアドレスとなり、その次のクロックタイミングでデー
タαが指すメモリのデータｍがＳＰＭ１４のデータ出力
端子から出力される（図２−２４）。

【００３４】つまり、上述の一連の動作によって１つの
試験が、前述した通常動作時においてマイクロコンピュ
ータ２の動作速度に対応した低速のクロックではなく、
ＴＤＳＷ１の内部を動作させ得る最大の動作速度をもっ
たクロックの最小３クロックで実行されることになる。
つまり、８Ｋ多重時間スイッチの場合、その試験時の動
作速度は書込み側および読出し側とも６４ＭＨｚの高速
度に出来る。

【００３５】上述のＳＰＭ１４およびＣＴＬＭ１５の故
障検出試験は試験パターン生成部１３により生成するテ
ストパターンで最短時間（最小のテストパターン数）で
実行される。

【００３６】すなわち、例えば音声データを１タイムス
ロット９ビット、１フレーム９１０タイムスロットの８
１９２ビットの信号とし、もう１度図２を参照して説明
すると、ＣＴＬＭ書込みアドレスｎ＝０、ＣＴＬＭ書込
みデータα＝０、ＣＴＬＭ書込みアドレスｐ＝１、ＣＴ
ＬＭ書込みデータα＝１、ＣＴＬＭ書込みアドレスｑ＝
２、ＣＴＬＭ書込みデータｒ＝２のように、順次１づづ
インクリメントしながら前述の一連の動作を実行させ
る。その実行に合せてＳＰＭ書込みデータもｍ＝０から
順次１づづインクリメントする。

【００３７】すべてのアドレスを順次書き込んだ後、つ
まり０〜８１９１までの８１９２個のアドレスのとき、
８１９１まで書き込む１回目のフレーム（以下、サイク
ル１と称す）の後で今度は、ＣＴＬＭ書込みアドレスｎ
＝０、ＣＴＬＭ書込みデータα＝０の補数（８１９
１）、ＣＴＬＭ書込みアドレスｐ＝１、ＣＴＬＭ書込み
データα＝１の補数（８１９０）、ＣＴＬＭ書込みアド
レスｑ＝２、ＣＴＬＭ書込みデータｒ＝２の補数（８１
８９）のように、ＣＴＬＭ書込みアドレスは０から８１
９１まで１ずつインクリメントされ、ＣＴＬＭ書込みデ
ータおよびＳＰＭ書込みデータには上述のサイクル１で
書き込んだアドレス値のそれぞれの補数値を書き込む２
回目のフレーム（以下、サイクル２と称す）を実行す
る。

【００３８】このようにサイクル２ではサイクル１のア
ドレスのそれぞれの補数値をテストパターンとして試験
パターン生成部１３から供給して試験する。すなわち、
アドレス０の補数８１９１（２進数表示で１１１１１１
１１１１１１１の１３ビット）、８１９１の補数０（０
００００００００００００）であるから、サイクル１で
は０から８１９１までＣＴＬＭの書込み読出しアドレス
およびデータのビットを、その１クロック後にＳＰＭの
読出しアドレスのビットを順次供給し、ＳＰＭのデータ
入力には９ビットデータ０の補数５１１（２進数表示で
１１１１１１１１１の９ビット）、５１１の補数０（０
００００００００）であるから、サイクル１では０から
５１１までを１６回（アドレスが８１９２個に対しデー
タは５１２個であるから８１９２／５１２は１６とな
る）ＳＰＭに書込む。またサイクル２では０から８１９
１までＣＴＬＭの書込みアドレスのビットをＣＴＬＭ１
５の書込みアドレスに、この書込みアドレス０〜８１９
１の補数値をＣＴＬＭ書込みデータに、書込みアドレス
０〜５１１の補数値（５１１〜０）を１６回ＳＰＭ書込
みデータにそれぞれ書き込む。その１クロック後にＳＰ
Ｍの読出しアドレスのビットをＣＴＬＭ１５から読出し
て順次供給し、その次の読出しクロックのタイミングで
データ出力端子からそれぞれ順次読出す。

【００３９】したがって、ＴＤＳＷ１のＳＰＭ１４およ
びＣＴＬＭ１５の内部の各素子はすべて０→１，１→０
に変化させたことになり、これらの実行結果は出力端子
８ａ〜８ｉを経てテスト装置に出力される。テスト装置
においては予じめテスト装置に設定されたＳＰＭおよび
ＣＴＬＭが正常動作したときの状態の期待値との照合が
行なわれ、期待値と一致すればＧＯ，不一致ならばＮＯ
ＧＯと判定される。したがってこの試験パターン生成部
１３を内蔵したＴＤＳＷは故障検出率の向上が容易に達
成できる。

【００４０】従来は、テストパターンを短縮するには故
障検出率も下げていたが、本発明によれば、ＳＰＭおよ
びＣＴＬＭの全ての素子を１→０，０→１に変化させて
いるので、故障検出率も向上しさらにテストパターンも
従来の６４Ｋパターンから１６Ｋパターンに短縮するこ
とが出来る。すなわち、２回のサイクル（サイクル１お
よび２で、１つのサイクルが１２５μｓ）で全アドレス
を書き込みかつ読出して試験することになり、必要なテ
ストパターン数は１サイクルで８Ｋパターン（１パター
ンで１アドレスを書込むため）となり２サイクルで１６
Ｋパターンとなる。

【００４１】次に、本実施例で説明したＴＤＳＷが内蔵
する試験パターン生成部１３について説明する。

【００４２】図３は図１におけるＴＤＳＷ１が内蔵する
試験パターン生成部１３のブロック図である。試験パタ
ーン生成部１３は、１フレーム８１９２パターンを発生
させ、サイクル１では０〜８１９１までのデータを、サ
イクル２ではサイクル１のときのデータの補数をそれぞ
れ発生させる機能をもっており、このサイクル１の発生
パターンとサイクル２の補数のパターンとの組み合せを
用いることが本発明の特徴である。

【００４３】図３を参照すると、試験パターン生成部１
３は、計数回路３１と論理合成回路３２ａ〜３２ｍを備
え、論理合成回路およびその出力端子は８Ｋ多重の場合
全部で１３組必要であるが、説明を容易にするため２組
のみ図示してある。また論理合成回路３２ａ〜３２ｍは
排他的論理和で構成される。

【００４４】計数回路３１は、クロック入力端子と、リ
セット端子と、フレームデータ０〜８１９１に対応する
２進コード出力を１３本、および補数生成用の２進コー
ド出力１本をもつカウンタである。そのクロック端子に
は入力端子３４からクロックを供給され、リセット端子
には入力端子３５から試験開始信号が供給される。以
下、説明を容易にするため出力Ｑ₀についてのみ述べる
が、Ｑ₁〜Ｑ₁₂の場合の動作もＱ₀のときと同様であ
る。

【００４５】出力Ｑ₀の一方は出力端子３０１からＣＴ
ＬＭ書込みアドレス信号として出力され、他方は論理合
成回路３２ａにより出力Ｑ₁₃と論理合成されてその出力
の一方は出力端子３０２からＣＴＬＭ書込みデータとし
て、他方は出力端子３０３からＳＰＭ書込みデータとし
てそれぞれ出力される。なお出力Ｑ₁₂および図示されて
いないＱ₁〜Ｑ₁₁の各出力も、一方は対応する出力端子
からＣＴＬＭ書込みアドレス信号として出力され、他方
はそれぞれ出力Ｑ₁₃と論理合成されてその出力の一方は
対応するＳＰＭ端子からＣＴＬＭ書込みデータとして、
他方は出力端子からＳＰＭ書込みデータとしてそれぞれ
出力される。

【００４６】次に試験パターン生成部１３の動作を図面
を参照しながら説明する。図４は試験パターン生成部１
３から発生するデータをＣＴＬＭ１５へ書込み、読出す
動作を説明するためのタイミングチャートであり、図５
は試験パターン生成部１３から発生するデータをＳＰＭ
１４へ書込み、読出す動作を説明するためのタイミング
チャートである。

【００４７】図３，図４，図５を参照する。試験を開始
すると、計数回路３１はまずサイクル１の計数を開始す
るとともに出力端子３０１からＣＴＬＭ書込みアドレス
を、出力端子３０２からＣＴＬＭ書込みデータを、出力
端子３０３からＳＰＭ書込みデータをそれぞれ出力す
る。このサイクル１の計数時には、補数生成用の出力Ｑ
₁₃ はまだロウレベルの状態にあるから各論離合成回路３
２ａ〜３２ｍの出力は、それぞれ計数回路３１のＱ ₀ 〜
Ｑ ₁₂ の計数出力と同じである。つまり、ＣＴＬＭ書込み
アドレスとＣＴＬＭ書込みデータとＳＰＭ書込みデータ
（このデータは９ビットしか必要ないのでＱ ₀ 〜Ｑ ₈ の
出力まで）とは同じ値を示す。

【００４８】従って、ＣＴＬＭ書込みアドレス０にはデ
ータ０を、アドレス１にはデータ１を書込む。この操作
を順次にアドレス８１９１まで続け、この操作が１巡し
た時点で計数回路３１の補数発生用の出力Ｑ ₁₃ がアクテ
ィブとなり、論理合成回路３２ａによってそれぞれのデ
ータと計数回路３１の最終段の計数出力信号Ｑ₁₃との排
他的論理和がとられる。その排他的論理和の結果として
それぞれのデータの補数値が出力される。つまり、ＣＴ
ＬＭ書込みアドレスはサイクル１と同様に０から８１９
１（１１１１１１１１１１１１１）が供給され、ＣＴＬ
Ｍ書込みデータはアドレス０に８１９１（１１１１１１
１１１１１１１）、アドレス１にその補数データ８１９
０（１１１１１１１１１１１１０）のように順次に書き
換えでいく（図４の書込み動作）。

【００４９】続いてアドレス・カウンタ１６の初期値設
定機能によりカウンタのスタートのタイミングをＣＴＬ
Ｍ書込みアドレスの書込みクロックから１クロック遅ら
せたタイミングでＣＴＬＭ読出しアドレスの指すメモリ
に書き込まれたデータを読み出す（図４の読出し動
作）。

【００５０】一方ＳＰＭ１４に対してはＣＴＬＭ書込み
アドレスと同じタイミングで０〜５１１の補数値がＳＰ
Ｍ書込みデータとして供給されているので、同様にＳＰ
Ｍ書込みアドレス０には０を、アドレス１には１を書込
む。この操作を順次にアドレス８１９１まで続け、この
操作が１巡した時点で論理合成回路３２ａによりそれぞ
れのデータと計数回路３１の最終段の計数出力信号Ｑ₁₃
との排他的論理和をとることで、ＳＰＭ書込みアドレス
は同様に０から８１９１まで１ずつインクリメントさ
れ、ＳＰＭ書込みデータはそれぞれのアドレス値の補数
がとられ、その補数値を用いて先に書込まれたデータを
書き換えていく（図５の書込み動作）。

【００５１】続いてＣＴＬＭへの書込みタイミングから
１クロック遅れてアドレス０から８１９１まで順次に読
み出されたＣＴＬＭ読出しデータが、ＳＰＭ読出しアド
レスとしてＳＰＭ１４に供給されるので、その次のクロ
ックのタイミングでＳＰＭ１４に書き込まれているデー
タを読み出す（図５の読出し動作）。

【００５２】このような１連の動作を２フレーム、すな
わち（０〜８１９１＝約２Ｋ）×２＝１６Ｋパターン繰
り返すことによりメモリ部すなわちＳＰＭ１４とＣＴＬ
Ｍ１５の内部素子は、サイクル２においてサイクル１の
値の補数を入力しているので、必ず“０”と“１”とが
書込みかつ読出され、“０固定”および“１固定”の状
態の故障を容易に検出することが出来る。つまりあるＣ
ＴＬＭのあるアドレスのメモリ素子が故障していると、
その記憶内容で指定されるＳＰＭの読出しアドレスが異
なってしまい、外部に接続されるテスト装置にあらかじ
め設定されたＣＴＬＭおよびＳＰＭの正常動作時の値で
ある期待値との一致がとれず、容易にこれらのメモリの
故障検出率を向上させることができる。

【００５３】

【発明の効果】以上説明したように、本発明の時間多重
スイッチは、時間スイッチ（ＴＤＳＷ）に計数出力値と
その補数を発生する試験パターン生成部を内蔵させ、そ
の出力はサイクル１では例えばＣＴＬＭ書込みアドレス
とＣＴＬＭおよびＳＰＭ書込みデータとに０〜８１９１
までのビット毎のパターンを、サイクル２ではＣＴＬＭ
書込みアドレスはサイクル１と同様に０〜８１９１が書
込まれるが、ＣＴＬＭおよびＳＰＭ書込みデータには０
〜８１９１のそれぞれの補数を発生するので、これらの
パターンをＳＰＭおよびＣＴＬＭのテストパターンに用
いることにより、ＳＰＭおよびＣＴＬＭのメモリ素子が
全て１→０，０→１に書き換えられることになり、これ
らの素子が０固定または１固定状態になった故障の場合
にはこれらの書換えられたデータに対応出来ず、外部の
テスト装置に設定された期待値と一致しないため容易に
その故障が検出出来る。

【００５４】したがって従来の人手作成によるテストパ
ターンをＴＤＳＷの外部から供給しながら試験をしてい
たＴＤＳＷに比べ、同程度の故障検出率を得るのに要す
るテストパターン数は、８Ｋ多重のときで従来は少なく
とも１２８Ｋパターンが必要であったが、１６Ｋパター
ンで済み、ＴＤＳＷの故障検出試験の効率がを著しく向
上し、信頼性の高いＴＤＳＷを提供することが出来る。
また、従来のようにこれらメモリ部の故障検出用テスト
パターンを人手作成する必要が無くなり、大幅な工数削
減が可能となる効果も有する。さらにまた、上述のよう
にＳＰＭおよびＴＤＳＷのテストパターン数が大幅に減
ることにより、その削減したパターン数をＴＤＳＷを含
む構成全体の機能試験用テストパターンに割り当てるこ
とが出来るので、相対的に機能エラーを発見する確率も
高くなり、エラーによる再試作の減少が期待できる。

【図面の簡単な説明】

【図１】本発明の一実施例におけるＴＤＳＷを用いたＴ
ＤＳＷの故障試験のシステム構成図である。

【図２】本発明の一実施例の動作を説明するためのタイ
ムチャートである。

【図３】図１におけるＴＤＳＷが内蔵する試験パターン
生成部のブロック図である。

【図４】図３における試験パターン生成部から発生する
データをＣＴＬＭへ書込み、読出す動作を説明するため
のタイミングチャートである。

【図５】図３における試験パターン生成部から発生する
データをＳＰＭへ書込み、読出す動作を説明するための
タイミングチャートである。

【図６】従来技術のＴＤＳＷを説明するための構成図で
ある。

【図７】従来技術によるＴＤＳＷの故障試験のシステム
構成図である。

【図８】（ａ）は図７におけるＴＤＳＷ８０のＣＴＬＭ
にデータの書込み動作を説明するためのブロック図であ
る。（ｂ）はＣＴＬＭにデータを書込む動作を説明するため
のタイミングチャートである。（ｃ）はＣＴＬＭの読出しデータでＳＰＭの読出しアド
レスを指定する動作を説明するためのブロック図であ
る。（ｄ）はＳＰＭの読出しアドレスを指定する動作を説明
するためのタイミングチャートである。（ｅ）は外部からＳＰＭにデータを書込む動作を説明す
るためのブロック図である。（ｆ）はＳＰＭにデータを書込む動作を説明するための
タイミングチャートである。

【図９】（ａ）はＣＴＬＭから読出したアドレスに基づ
きＳＰＭからデータを読出す動作を説明するためのブロ
ック図である。（ｂ）はＳＰＭからデータを読出す動作を説明するため
のタイミングチャートである。

【符号の説明】

１時間スイッチ（ＴＤＳＷ）２マイクロコンピュータ１０直列／並列変換器（Ｓ／Ｐ）１１多重回路（ＭＵＸ）１２ａ，１２ｂ，１２ｃ切替回路（ＳＥＬ）１３試験パターン生成部１４通話メモリ（ＳＰＭ）１５制御メモリ（ＣＴＬＭ）１６アドレスカウンタ１７多重分離回路（ＤＭＵＸ）１８並列／直列変換器（Ｐ／Ｓ）３１計数回路３２ａ〜３２ｍ論理合成回路

Claims

【特許請求の範囲】

【請求項１】データ・ハイウェイ上のデジタル符号化
された音声情報を格納する通話メモリと、前記通話メモ
リの読出しアドレスを指定する制御メモリと、外部から
供給されるクロックを用いて前記通話メモリに対する書
込みアドレスと前記制御メモリに対する読出しアドレス
を発生するアドレス・カウンタと，前記クロックを用い
て前記通話メモリと前記制御メモリに対し所定の低速度
の書込クロックおよびこのクロックよりも高速度の読出
しクロックを供給するタイミング発生回路とを有するデ
ジタル交換機の時間多重スイッチにおいて、前記通話メ
モリと前記制御メモリのメモリ素子の記憶内容が論理レ
ベルのハイレベルに固定される“１”固定故障状態ある
いは論理レベルのロウレベルに固定される“０”固定故
障状態の各故障状態検出用のテストパターンであって、
かつ前記制御メモリのアドレス値とその補数値とからな
る前記テストパターンを外部から供給される試験開始信
号および前記クロックに応答して発生する手段を備えた
試験パターン生成部と、外部から供給される前記音声情
報または前記試験パターン生成部から供給される試験デ
ータ用テストパターンのいずれかを前記試験開始信号に
応答して選択的に前記通話メモリおよび前記制御メモリ
のそれぞれのデータ入力端子に出力し、外部または前記
試験パターン生成部のいずれかから供給されるメモリの
書込みアドレス信号を前記試験開始信号に応答して選択
的に前記制御メモリの書込みアドレス端子に出力する切
替回路とを備えるとともに前記低速度の書込みクロック
に代えて前記高速度の読出しクロックと等速度の書込み
クロックが用いられ、前記音声情報の信号が１タイムス
ロットｍビット、１フレームｎビット（ｍ，ｎはそれぞ
れ自然数でｍ≪ｎ）のとき、前記クロックに同期して前
記試験パターン生成部から前記制御メモリに０からｎま
でのアドレス値が１づづインクリメントされながら供給
され、これらのアドレス値と同じ値が第１の制御メモリ
データとして前記制御メモリに、これらのアドレス値の
うちｍビットで定まるアドレスまでのアドレス値が第１
の通話メモリデータ値として前記書込みクロックに同期
して通話メモリに書込まれ、それぞれの書込みごとに前
記書込みクロックの次のタイミングに等しい前記読出し
クロックで前記第１の制御メモリデータが読み出されて
前記通話メモリの読出しアドレスを指定し、さらに次の
タイミングで前記第１の通話メモリデータが読み出され
る第１のサイクルと、この第１のサイクルに続いて前記
試験パターン生成部から２回目の０からｎまでの前記ア
ドレス値が供給され、これらのアドレス値の補数値が第
２の制御メモリデータとして前記制御メモリに、第２の
通話メモリデータとして前記通話メモリにそれぞれ書込
まれ、それぞれの書き込みごとにその書込クロックの次
のタイミングに同期した等速度の前記読出しクロックで
前記制御メモリから前記補数値の第２の制御メモリデー
タが読み出されて前記通話メモリの読出しアドレスを指
定し、さらに次のタイミングで前記通話メモリに書き込
まれた前記補数値の第２の通話メモリデータが読み出さ
れる第２のサイクルとを有し、これら第１および第２の
サイクルの実行により前記制御メモリおよび前記通話メ
モリの全てのメモリ素子の記憶内容を少なくとも１回以
上“１”および“０”の値に前記アドレス値に応じて書
き換えて、これらメモリ素子の前記“１”固定故障状態
および前記“０”固定故障状態を検出する構成を特徴と
する多重時間スイッチ。
【請求項２】前記テストパターンを発生する手段は、
前記クロック信号と前記試験開始信号とがそれぞれ供給
され前記０からｎまでの所定の２進コード出力信号とこ
のコードの上位ビットからなる補数生成用の２進コード
出力信号とを生成するカウンタからなり前記試験開始信
号に応答して前記第１のサイクルで前記０からｎまでの
前記アドレス値のテストパターンを発生する計数回路
と、前記前記０からｎまでの所定の２進コード出力信号
と前記補数生成用の２進コード出力信号との排他的論理
和によって、前記第１のサイクルでは前記０からｎまで
の前記アドレス値と同じ値を前記第１の制御メモリ書込
みデータおよび前記第２の通話メモリ書込みデータとし
て発生し、前記第２のサイクルでは前記０からｎまでの
前記アドレス値の補数値を前記第２の制御メモリ書込み
データおよび前記第２の通話メモリ書込みデータとして
発生する論理合成回路群とを備える請求項１記載の時間
多重スイッチ。