JP2004112450A

JP2004112450A - 時分割多重装置

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Publication number: JP2004112450A
Application number: JP2002273302A
Authority: JP
Inventors: Katsuya Kitada; 北田　克也
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2002-09-19
Filing date: 2002-09-19
Publication date: 2004-04-08

Abstract

【課題】フレームデータの位置に関わらず正常な時分割多重化を行う。
【解決手段】エラスティックメモリ１２，１３は、多重前データを各別に格納する。書込み制御回路７，８は多重前データのメモリへの書込みを制御し、読出し制御回路９はメモリからの読出しを制御する。セレクタ１４はメモリからの読出しデータのいずれかを選択して多重後データとして外部へ出力する。シフトレジスタ１，２は外部からの多重前データのタイミングをライトアドレスとリードアドレスの競合を回避するのに足りる量だけシフトする。位相比較回路１０，１１はライトアドレスとリードアドレスを比較し、ライトアドレスとリードアドレスとの競合が生じる虞がある場合にはセレクタ切替信号を反転する。入力セレクタ５，６はセレクタ切替信号によりシフト／ダイレクトの多重前データおよび多重前フレームパルスのいずれかを選択して書込み制御回路に出力する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、時分割多重装置、同一周期のＮ個の低速信号を時分割多重してＮ倍の伝送速度を有する高速信号に変換する時分割多重装置に関する。
【０００２】
【従来の技術】
従来のこの種の時分割多重装置は、２つの低速信号を入力してそれぞれクロックを再生し、再生クロックを元に入力信号からデータを抽出する第１及び第２の受信回路と、これら受信回路から出力されるデータを再生クロックで書き込み、同一の読出しクロックで同時に読み出す第１及び第２のメモリと、これらメモリから出力されるデータを入力して読出しクロックの２倍の周波数の切替制御クロックで順次切替出力することで両データを時分割多重する多重回路と、基準信号に基づいて読出しクロック及び切替制御クロックを生成するクロック生成回路とを備えている（従来技術１。例えば、特許文献１参照）。
【０００３】
図４は、その基本構成は上述の時分割多重装置と同じであるが、複数データで構成されるフレームデータに対する時分割多重化を行う従来の時分割多重装置を示す（従来技術２。文献公知発明に係わるものではない）。この時分割多重装置は、外部から入力する多重前データＤＩ１，ＤＩ２を格納するためのエラスティックメモリ１８および１９と、多重前データＤＩ１，ＤＩ２のエラスティックメモリ１８，１９への書込みを制御するための書込み制御回路１５および１６と、読出しデータＤＯ１，ＤＯ２のエラスティックメモリ１８，１９からの読出しを制御するための読出し制御回路１７と、読出し制御回路１７による制御の下に読出しデータＤＯ１，ＤＯ２のいずれかを選択して多重後データＤＯとして外部へ出力するセレクタ２０とで構成されている。
【０００４】
図５は、従来技術２のタイムチャートを示す。多重前データＤＩ１，ＤＩ２は、４つのデータから成るフレームデータであり、多重前データＤＩ１の初期値Ｄ１００，Ｄ１１０，Ｄ１２０，Ｄ１３０、多重前データＤＩ２の初期値Ｄ２００，Ｄ２１０，Ｄ２２０，Ｄ２３０がアドレス０〜３に書き込まれているものとする。書込み制御回路１５，１６は、多重前クロックＣＫ１，ＣＫ２に同期した多重前フレームパルスＦＰ１，ＦＰ２を基準として生成した書込みアドレスＡＷ１，ＡＷ２とライト信号ＷＲでエラスティックメモリ１８，１９に多重前データＤＩ１，ＤＩ２を書き込む。この結果、エラスティックメモリ１８のアドレス０〜３にはＤ１０１，Ｄ１１１，Ｄ１２１，Ｄ１３１、エラスティックメモリ１９のアドレス０〜３にはＤ２０１，Ｄ２１１，Ｄ２２１，Ｄ２３１が順次に格納される。
【０００５】
読出し制御回路１７では、多重後クロックＣＫ０に同期した多重後フレームパルスＦＰ０を基準として生成された読出しアドレスＡＲ１，ＡＲ２でエラスティックメモリ１８、１９の各アドレス０〜３を読み出し、読出しデータＤＯ１，ＤＯ２はセレクタ２０で読出し制御回路１７からのセレクタ切替信号ＳＷにより切り替えられて、多重後データＤＯとして外部へ出力される。
【０００６】
【特許文献１】
特開８−３３５９１９号公報（第１−６頁、図１）
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来技術２では、多重前クロックＣＫ１，多重前クロックＣＫ２，多重後クロックＣＫ０は相互に非同期であるため、多重する側のフレームデータと多重される側のフレームデータの整合がとれず、エラスティックメモリから読み出し中のアドレスにデータが書き込まるという不具合が生じることがある問題点がある。
【０００８】
すなわち、図５において、エラスティックメモリ１８では、リードとライトのアドレスに競合は起きておらず、多重後データＤＯとして、タイミングｔ０〜ｔ１で初期値Ｄ１００，Ｄ１１０，Ｄ１２０，Ｄ１３０が読み出され、タイミングｔ３からは書込みデータＤ１０１，Ｄ１１１，Ｄ１２１，Ｄ１３１が読み出され、多重前データＤＩ１は書き込まれた順番通りに読み出されているので連続性が維持されている。
【０００９】
一方、エラスティックメモリ１９では、タイミングｔ１〜ｔ３の読出し期間中、タイミングｔ１〜ｔ２の間は書込みアドレスＡＷ２と読出しアドレスＡＲ２の各値は重複せず、そのときエラスティックメモリ１９のアドレス０，１に格納されているＤ２０１，Ｄ２１１が読み出される。しかし、タイミングｔ２〜ｔ３の間では、書込みアドレスＡＷ２と読出しアドレスＡＲ２の各値が重複、すなわち、書込み中のアドレスについて読出しが起きている。このため、この間では、Ｄ２２１，Ｄ２３１が読み出されるべきところ、初期値であるＤ２２０，Ｄ２３０が読み出され、多重前データＤＩ２は書き込まれた順番通りに読み出されておらず、連続性が保たれなくなっている。
【００１０】
一方、上述した従来技術１は、第１及び第２の受信回路で再生されたクロックのいずれか一方を適当に遅延して他のクロックと一定の遅延関係に処理するタイミング制御手段と、タイミング制御手段で処理された２つのクロックを論理合成して基準信号を生成する論理合成手段とを具備し、クロック生成回路に入力する基準信号は、論理合成処理により生成し、クロックを切り替えることなしに基準信号を決定している。
【００１１】
これにより、障害発生時にもメモリの書込みクロックと読出しクロックの間の位相変動を小さく抑え、メモリサイズを小さく抑えても安定動作を実現できるようにしている。しかし、フレームデータを時分割多重化する場合におけるアドレス競合の問題については記載が無いので、フレームデータについて時分割多重化を行う場合のデータの連続性は保障されていないと考えられる。。
【００１２】
本発明は、上記事情に鑑みてなされたもので、多重前、多重後それぞれのフレームデータの位置関係に関わらず、正常に時分割多重化を行い時分割多重装置の信頼性を向上させることを目的とする。
【００１３】
【課題を解決するための手段】
本発明の時分割多重装置は、複数データで構成されるフレームデータを格納するためのエラスティックメモリのライトアドレスとリードアドレスの位相関係が、多重前フレームデータの順番が多重後に保てない関係になっていた場合には、正常動作する位相関係になるようにタイミングを予めずらしている多重前フレームデータに切り替えて前記エラスティックメモリに書き込むことを特徴とするものである。
【００１４】
より詳しくは、本発明の時分割多重装置は、複数データで構成されるフレームデータに対する時分割多重装置において、外部から入力する複数組の多重前フレームデータを各別に格納するためのエラスティックメモリ（図１の１２，１３）と、多重前フレームデータの対応するエラスティックメモリへの書込みを制御するための書込み制御回路（図１の７，８）と、エラスティックメモリからの読出しを制御するための読出し制御回路（図１の９）と、読出し制御回路による制御の下にエラスティックメモリからの読出しデータのいずれかを選択して多重後データとして外部へ出力する出力セレクタ（図１の１４）と、外部から入力する多重前フレームデータのタイミングをライトアドレスとリードアドレスの競合を回避するのに足りる量だけシフトするシフトレジスタ（図１の１，２）と、書込み制御回路が出力したライトアドレスと読出し制御回路が出力したリードアドレスを比較し、ライトアドレスとリードアドレスとの競合が生じる虞がある場合にはセレクタ切替信号を反転する位相比較回路（図１の１０，１１）と、位相比較回路から入力するセレクタ切替信号によりシフトされた多重前フレームデータおよび多重前フレームパルスと、外部から入力する多重前フレームデータおよび多重前フレームパルスのいずれかを選択して書込み制御回路に出力する入力セレクタ（図１の５，６）と有することを特徴とする。
【００１５】
なお、書込み制御回路は、入力セレクタで選択した多重前フレームパルスにあわせてライトアドレスを生成する第１のアドレスカウンタ（図２の２７，２８）で構成し、読出し制御回路は、多重後フレームパルスにあわせてリードアドレスを生成する第２のアドレスカウンタ（図２の２９）で構成し、位相比較回路は、第１のアドレスカウンタのカウント値と、第２のアドレスカウンタのカウント値に１を加えた値とを比較する比較器（図２の３０，３７）と、この比較の結果により一致すると１クロックの間だけパルスを出力する立ち上がり検出回路（図２の３１〜３４，３８〜４１）と、このパルスに応答して入力セレクタへのセレクタ切替信号を反転するトグル回路（図２の３５，４２）とで構成してもよい。
【００１６】
本発明では、書込み制御回路で生成されたエラスティックメモリのライトアドレスと読出し制御回路で生成されたエラスティックメモリのリードアドレスの位相を位相比較回路で比較する。それぞれのアドレスの位相関係が、多重前データの順番が多重後に保てない関係になっていた場合、エラスティックメモリに書き込む多重前フレームデータを予めシフトレジスタでタイミングをずらしている多重前フレームデータに切り替えて正常動作する位相関係にする。
【００１７】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
図１は本発明の時分割多重装置の一実施例を示すブロック図である。この時分割多重装置の基本的な構成要素は、図４に示した従来技術２と同様に、外部から入力する多重前データＤＩ１，ＤＩ２を格納するためのエラスティックメモリ１２および１３と、多重前フレームデータＤＩ１，ＤＩ２のエラスティックメモリ１２，１３への書込みを制御するための書込み制御回路７および８と、読出しデータＤＯ１，ＤＯ２のエラスティックメモリ１２，１３からの読出しを制御するための読出し制御回路９と、読出し制御回路９による制御の下に読出しデータＤＯ１，ＤＯ２のいずれかを選択して多重後データＤＯとして外部へ出力するセレクタ１４とである。これらの構成要素の参照番号は違えているが、その機能は、図４における同じ位置・同じ名称の構成要素と同じである。以下、フレームデータは単にデータと記す。
【００１９】
本実施例では、書込み制御回路７の入力側に２つのシフトレジスタ１，２およびセレクタ５が前置され、書込み制御回路８の入力側に２つのシフトレジスタ３，４およびセレクタ６が前置され、また、書込み制御回路７の出力側に位相比較回路１０、書込み制御回路８の出力側に位相比較回路１１が設けられている。
【００２０】
シフトレジスタ１は、多重前データＤＩ１のタイミングを多重前クロックＣＫ１によりシフトし、シフトレジスタ２は、多重前フレームパルスＦＰ１を多重前クロックＣＫ１によりシフトし、セレクタ５のそれぞれＡ０端子，Ｂ０端子に出力する。このとき多重前データＤＩ１と多重前フレームパルスＦＰ１のシフト量は同一であって、シフト量は後述のように、ライトアドレスＡＷ１とリードアドレスＡＲ１の競合を回避するのに足りる量とされる。
【００２１】
セレクタ５のＡ１端子，Ｂ１端子には、多重前データＤＩ１，多重前フレームパルスＦＰ１がダイレクトに入力している。セレクタ５は、位相比較回路１０からＳ端子に入力するセレクタ切替信号ＳＷ１により、シフトされたＡ０端子上の多重前データＤＩ１およびＢ０端子上の多重前フレームパルスＦＰ１と、ダイレクトのＡ１端子上の多重前データＤＩ１およびＢ１端子上の多重前フレームパルスＦＰ１のいずれかを選択する。セレクタ５は、選択した多重前データＤＩ１をＡ端子からエラスティックメモリ１２に出力し、また選択した多重前フレームパルスＦＰ１をＢ端子から書込み制御回路７に出力する。
【００２２】
同様に、シフトレジスタ３は、多重前データＤＩ２のタイミングを多重前クロックＣＫ２によりシフトし、シフトレジスタ４は、多重前フレームパルスＦＰ２を多重前クロックＣＫ２によりシフトし、セレクタ６のそれぞれＡ０端子，Ｂ０端子に出力する。このとき多重前データＤＩ２と多重前フレームパルスＦＰ２のシフト量は同一であって、シフト量は後述のように、書込みアドレスＡＷ２と読出しアドレスＡＲ２の競合を回避するのに足りる量とされる。
【００２３】
セレクタ６のＡ１端子，Ｂ１端子には、多重前データＤＩ２，多重前フレームパルスＦＰ２がダイレクトに入力している。セレクタ６は、位相比較回路１１からＳ端子に入力するセレクタ切替信号ＳＷ２により、シフトされたＡ０端子上の多重前データＤＩ２およびＢ０端子上の多重前フレームパルスＦＰ２と、ダイレクトのＡ２端子上の多重前データＤＩ２およびＢ１端子上の多重前フレームパルスＦＰ２のいずれかを選択する。セレクタ６は、選択した多重前データＤＩ２をＡ端子からエラスティックメモリ１３に出力し、また選択した多重前フレームパルスＦＰ２をＢ端子から書込み制御回路８に出力する。
【００２４】
書込み制御回路７は、セレクタ５のＢ端子上の多重前フレームパルスＦＰ１を基準に、多重前クロックＣＫ１を使用してライトアドレスＡＷ１を生成し、セレクタ５のＡ端子上の多重前データＤＩ１をエラスティックメモリ１２のライトアドレスＡＷ１に書き込む。同様に、書込み制御回路８は、セレクタ６のＢ端子上の多重前フレームパルスＦＰ２を基準に、多重前クロックＣＫ２を使用してライトアドレスＡＷ２を生成し、セレクタ６のＡ端子上の多重前データＤＩ２をエラスティックメモリ１３のライトアドレスＡＷ２に書き込む。
【００２５】
一方、読出し制御回路９は、多重後フレームパルスを基準に多重前クロックをカウントして多重後データＤＯを生成するためにエラスティックメモリ１２，１３からデータを読み出すための読出しアドレスＡＲ１，ＡＲ２を生成する。生成したリードアドレスＡＲ１，ＡＲ２はエラスティックメモリ１２，１３に出力するとともに、セレクタ切替信号ＳＷ０をセレクタ１４へ出力する。
【００２６】
位相比較回路１０は、書込み制御回路７が出力したライトアドレスＡＷ１と読出し制御回路９が出力したリードアドレスＡＲ１を比較する。その結果、そのままではライトアドレスＡＷ１とリードアドレスＡＲ１との競合が生じる虞がある場合には、セレクタ５へのセレクタ切替信号ＳＷ１を反転する。同様に、位相比較回路１１は、書込み制御回路８が出力したライトアドレスＡＷ２と読出し制御回路９が出力したリードアドレスＡＲ２を比較する。その結果、そのままではライトアドレスＡＷ２とリードアドレスＡＲ２との競合が生じる虞がある場合には、セレクタ６へのセレクタ切替信号ＳＷ２を反転する。
【００２７】
セレクタ１４は、読出し制御回路９が出力したセレクタ切替信号ＳＷ０により、エラスティックメモリ１２，１３からの読出しデータＤＯ１，ＤＯ２を選択し、多重後データＤＯとして外部へ出力する。
【００２８】
いま、シフトされた多重前フレームパルスＦＰ１を基準に作成したライトアドレスＡＷ１がリードアドレスＡＲ１と比較されているとする。その比較結果が競合しないタイミングであれば、そのままエラスティックメモリ１２の書込みと読出しが進行する。しかし、競合を起こすタイミングであれば、位相比較回路１０はセレクタ５のセレクタ切替信号ＳＷ１を反転する。すると、セレクタ５は、ダイレクトの多重前フレームパルスＦＰ１および多重前データＤＩ１に切り替え、その状態でエラスティックメモリ１２の書込みと読出しを行うことによって競合を回避する。シフトレジスタ１，２におけるシフト量は、競合を回避するのに足りる量とされる。
【００２９】
この状態で使用中に、再び競合を起こすタイミングになれば、位相比較回路１０でセレクタ５のセレクタ切替信号ＳＷ１を再度反転し、今度はシフトされた多重前フレームパルスＦＰ１および多重前データＤＩ１に戻す。
【００３０】
以上の動作は、多重前前フレームパルスＦＰ２および多重前データＤＩ２についても同様である。このような制御を繰り返し、何らかの理由で競合を起こすタイミングになると、タイミングの違う多重前フレームパルスＦＰ１および多重前データＤＩ１、またはタイミングの違う多重前フレームパルスＦＰ２および多重前データＤＩ２に切り替えることで、常に競合しない状態を創出している。
【００３１】
【実施例】
次に、本発明の実施例について図面を参照して詳細に説明する。
【００３２】
［実施例の構成］
図２は、図１に示した実施の形態を具体化した、本発明の時分割多重装置の一実施例を示す。この実施例では、図１のシフトレジスタ１，２，３，４に対しては２クロックシフトレジスタ２１，２２，２３，２４、図１のセレクタ５，６，１４に対してはセレクタ２５，２６，４５、図１のエラスティックメモリ１２，１３に対してはエラスティックメモリ４３，４４がそれぞれ対応する。
【００３３】
また、図１の書込み制御回路７，書込み制御回路８，読出し制御回路９として、それぞれアドレスカウンタ２７，アドレスカウンタ２８，アドレスカウンタ２９および比較器３６が対応する。また、比較器３０と、２つのＡＮＤゲート３１，３４と、２つのフリップフロップ（Ｆ／Ｆ）３２，３３と、トグル回路３５とで図１の位相制御回路１０を構成し、比較器３０と、２つのＡＮＤゲート３８，４１と、２つのフリップフロップ（Ｆ／Ｆ）３９，４０と、トグル回路４２とで図１の位相制御回路１１を構成している。
【００３４】
２クロックシフトレジスタ２１，２２は、多重前データＤＩ１，多重前フレームパルスＦＰ１のタイミングを多重前クロックＣＫ１の２つ分だけ後ろにずらす。同様に、２クロックシフトレジスタ２３，２４は、多重前データＤＩ２，多重前フレームパルスＦＰ２のタイミングを多重前クロックＣＫ２の２つ分だけ後ろにずらす。
【００３５】
セレクタ２５は、２クロックシフトレジスタ２１，２２でタイミングをずらした多重前データＤＩ１，多重前フレームパルスＦＰ１と、ずらしていない多重前データＤＩ１，多重前フレームパルスＦＰ１のいずれかを選択する。同様に、セレクタ２６は、２クロックシフトレジスタ２３，２４でタイミングをずらした多重前データＤＩ２，多重前フレームパルスＦＰ２と、ずらしていない多重前データＤＩ２，多重前フレームパルスＦＰ２のいずれかを選択する。
【００３６】
アドレスカウンタ２７は、セレクタ２５で選択した多重前フレームパルスＦＰ１にあわせてライトアドレスＡＷ１を生成し、セレクタ２５で選択した多重前データＤＩ１をエラスティックメモリ４３に書き込む。同様に、アドレスカウンタ２８は、セレクタ２６で選択した多重前フレームパルスＦＰ２にあわせてライトアドレスＡＷ２を生成し、セレクタ２６で選択した多重前データＤＩ２をエラスティックメモリ４４に書き込む。
【００３７】
アドレスカウンタ２９は、多重後フレームパルスＦＰ０にあわせて多重後クロックＣＫ０によりリードアドレスＡＲ０を生成する。そして、生成したリードアドレスＡＲ０をエラスティックメモリ４３，４４に供給して、格納されているデータを読出しデータＤＯ１，ＤＯ２を読み出す。セレクタ４５は、アドレスカウンタ２９が出力したセレクタ切替信号ＳＷ０により読出しデータＤＯ１，ＤＯ２を選択して、多重後データＤＯとして外部へ出力する。
【００３８】
加算器３６は、アドレスカウンタ２９が生成した読出しアドレスＡＲ０を１だけ加算する。比較器３０は書込みアドレスＡＷ１と加算器３６の出力を比較し、比較器３７は書込みアドレスＡＷ２と加算器３６の出力を比較する。比較の結果、一致していると比較器３０，３７は“１”を出力する。
【００３９】
ＡＮＤゲート３１，フリップフロップ（Ｆ／Ｆ）３２，３３およびＡＮＤゲート３４は立上り検出器を構成し、比較器３０が“１”を出力すると１多重後クロックＣＫ０の間だけトグル回路３５のＴ端子に“１”を出力する。ＡＮＤゲート３１は、リードアドレスＡＲ０のＭＳＢが“１”の場合には比較結果をマスクする。トグル回路３５は、多重後クロックＣＫ０に応答して、そのときのＴ端子入力が“１”であると、セレクタ２５へのセレクタ切替信号ＳＷ１を反転する。
【００４０】
同様に、ＡＮＤゲート３８，フリップフロップ（Ｆ／Ｆ）３９，４０およびＡＮＤゲート４１は立上り検出器を構成し、比較器３７が“１”を出力すると１多重後クロックＣＫ０の間だけトグル回路４２のＴ端子に“１”を出力する。ＡＮＤゲート３８は、リードアドレスＡＲ０のＭＳＢが“０”の場合には比較結果をマスクする。トグル回路４２は、多重後クロックＣＫ０に応答して、そのときのＴ端子入力が“１”であると、セレクタ２６へのセレクタ切替信号ＳＷ２を反転する。
【００４１】
［実施例の動作］
図３は、本実施例のタイムチャートを示す。多重前データＤＩ１，ＤＩ２は、４つのデータから成るフレームデータであり、多重前データＤＩ１の初期値Ｄ１００，Ｄ１１０，Ｄ１２０，Ｄ１３０、多重前データＤＩ２の初期値Ｄ２００，Ｄ２１０，Ｄ２２０，Ｄ２３０がアドレス０〜３に書き込まれているものとする。アドレスカウンタ２７，２８は、多重前クロックＣＫ１，ＣＫ２に同期した多重前フレームパルスＦＰ１，ＦＰ２を基準として生成したライトアドレスＡＷ１，ＡＷ２とライト信号ＷＲでエラスティックメモリ４３，４４に多重前データＤＩ１，ＤＩ２を書き込む。この結果、エラスティックメモリ４３のアドレス０〜３にはＤ１０１，Ｄ１１１，Ｄ１２１，Ｄ１３１、エラスティックメモリ４４のアドレス０〜３にはＤ２０１，Ｄ２１１，Ｄ２２１，Ｄ２３１が順次に格納される。
【００４２】
アドレスカウンタ２９では、多重後クロックＣＫ０に同期した多重後フレームパルスＦＰ０を基準として生成されたリードアドレスＡＲでエラスティックメモリ４３，４４の各アドレス０〜３を読み出し、読出しデータＤＯ１，ＤＯ２はセレクタ４５でアドレスカウンタ２９からのセレクタ切替信号ＳＷ０により切り替えられて、多重後データＤＯとして外部へ出力される。
【００４３】
図４のタイミングチャートでは、タイミングｔ１〜ｔ３の読出し期間中、タイミングｔ１〜ｔ２の間は書込みアドレスＡＷ２と読出しアドレスＡＲの各値は重複せず、そのときエラスティックメモリ４４のアドレス０，１に格納されているＤ２０１，Ｄ２１１が読み出される。しかし、タイミングｔ２〜ｔ３の間では、ライトアドレスＡＷ２とリードアドレスＡＲの各値が重複、すなわち、書込み中のアドレスについて読出しが起きている。このため、この間では、Ｄ２２１，Ｄ２３１が読み出されるべきところ、初期値であるＤ２２０，Ｄ２３０が読み出され、多重前データＤＩ２は書き込まれた順番通りに読み出されておらず、連続性が保たれなくなっている。
【００４４】
タイミングｔ２において、比較器３７での比較結果は“１”となる。そのため、ＡＮＤゲート４１は１つの多重後クロックＣＫ０の間だけトグル回路４２に“１”を出力する。この結果、トグル回路４２はタイミングｔ３においてセレクタ切替信号ＳＷ２を反転するので、セレクタ２６は２クロックずらされた多重前フレームパルスＦＰ２と多重前データＤＩ２を選択する。すなわち、多重前フレームパルスＦＰ２と多重前データＤＩ２は、図４におけるタイミングｔ４から２クロック後のタイミングｔ６までずらされる。
【００４５】
タイミングｔ４〜ｔ６の間は、セレクタ２６における切替過渡期にあるため、エラスティックメモリ４４への書込みデータは不定、したがってエラスティックメモリ４４から読み出される多重後データＤＯも不定となる。この不定状態は、エラスティックメモリ４４への書込みが正常に機能し始めるタイミングｔ７で解消する。そして、タイミングｔ８以降はエラスティックメモリ４４からの読出しも正常に復し、多重後データＤＯは安定してされるようになる。
【００４６】
【発明の効果】
以上に詳述したように、本発明によれば、フレームデータを時分割多重化する場合に、エラスティックメモリの書込みアドレスと読出しアドレスとが競合を起こす関係になると、多重前フレームパルスおよび多重前データを競合を起こさない位置にシフトしてあるものに切り替える構成としたため、多重前のフレームと多重後のフレームが同期していなくても、データが正常に多重できるようになる。
【図面の簡単な説明】
【図１】本発明の一実施の形態を示すブロック図
【図２】本発明の時分割多重装置の一実施例を示すブロック図
【図３】図２に示した実施例の動作を示すタイムチャート
【図４】従来の時分割多重装置の一例を示すブロック図
【図５】図４に示した従来例の動作を示すタイムチャート
【符号の説明】
１，２，３，４　　　　　シフトレジスタ
５，６，１４，２０　　　セレクタ
７，８，１５，１６　　　書込み制御回路
９，１７　　　　　　　　読出し制御回路
１０，１１　　　　　　　位相比較回路
１２，１３　　　　　　　エラスティックメモリ
１８，１９　　　　　　　エラスティックメモリ
２１，２２　　　　　　　２クロックシフトレジスタ
２３，２４　　　　　　　２クロックシフトレジスタ
２５，２６，４５　　　　セレクタ
２７，２８，２９　　　　アドレスカウンタ
３０，３７　　　　　　　比較器
３１，３４　　　　　　　ＡＮＤゲート
３２，３３　　　　　　　Ｆ／Ｆ
３５，４２　　　　　　　トグル回路
３６　　　　　　　　　　加算器
３８，４１　　　　　　　ＡＮＤゲート
３９，４０　　　　　　　Ｆ／Ｆ
４３，４４　　　　　　　エラスティックメモリ

Claims

複数データで構成されるフレームデータを格納するためのエラスティックメモリのライトアドレスとリードアドレスの位相関係が、多重前フレームデータの順番が多重後に保てない関係になっていた場合には、正常動作する位相関係になるようにタイミングを予めずらしている多重前フレームデータに切り替えて前記エラスティックメモリに書き込むことを特徴とする時分割多重装置。
複数データで構成されるフレームデータに対する時分割多重装置において、
外部から入力する複数組の多重前フレームデータを各別に格納するためのエラスティックメモリと、
前記多重前フレームデータの対応するエラスティックメモリへの書込みを制御するための書込み制御回路と、
前記エラスティックメモリからの読出しを制御するための読出し制御回路と、
前記読出し制御回路による制御の下に前記エラスティックメモリからの読出しデータのいずれかを選択して多重後データとして外部へ出力する出力セレクタと、
前記外部から入力する多重前フレームデータのタイミングを書込みアドレスと読出しアドレスの競合を回避するのに足りる量だけシフトするシフトレジスタと、
前記書込み制御回路が出力した書込みアドレスと前記読出し制御回路が出力した読出しアドレスを比較し、書込みアドレスと読出しアドレスとの競合が生じる虞がある場合にはセレクタ切替信号を反転する位相比較回路と、
位相比較回路から入力するセレクタ切替信号により、前記シフトされた多重前フレームデータおよび多重前フレームパルスと、前記外部から入力する多重前フレームデータおよび多重前フレームパルスのいずれかを選択して前記書込み制御回路に出力する入力セレクタと有することを特徴とする時分割多重装置。
前記書込み制御回路は、前記入力セレクタで選択した多重前フレームパルスにあわせてライトアドレスを生成する第１のアドレスカウンタで構成し、
前記読出し制御回路は、前記多重後フレームパルスにあわせてリードアドレスを生成する第２のアドレスカウンタで構成し、
前記位相比較回路は、
前記第１のアドレスカウンタのカウント値と、前記第２のアドレスカウンタのカウント値に１を加えた値とを比較する比較器と、
該比較の結果により一致すると１クロックの間だけパルスを出力する立ち上がり検出回路と、
前記パルスに応答して前記入力セレクタへのセレクタ切替信号を反転するトグル回路とで構成したことを特徴とする請求項２に記載の時分割多重装置。