KR20080024413A - 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치 - Google Patents

데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 복수개의 메모리 셀을 구비하는 메모리 셀 블록, 반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부, 상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 제 1 광역 데이터 라인, 상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부, 상기 메모리 셀 블록과 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인; 제어신호에 따라 상기 제 1 광역 데이터 라인 또는 제 2 광역 데이터 라인의 데이터를 선택하여 출력하는 다중화부, 및 상기 다중화부에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함한다.
Figure P1020060088740
EDC, GIO, CRC

Description

데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치{Semiconductor Memory Apparatus with Error Detection of Data Input and Output}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 블록도,
도 2는 본 발명의 제 1 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도,
도 3은 본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 데이터 입출력 동작 타이밍도,
도 4는 본 발명의 제 2 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도,
도 5는 본 발명의 제 3 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도,
도 6은 본 발명의 제 4 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 300, 400, 600, 700: 반도체 메모리 장치
110: 메모리 셀 블록 120, 310, 410: 패드(Pad)
130, 420: 직렬/병렬 변환부(Serial to Parallel Converter: 이하, SPC)
140, 430: 래치부 150, 340, 460, 500: 레지스터(Register)
160, 350, 470, 510: 병렬/직렬 변환부(Parallel to Serial Converter: 이하, PSC)
200: GPU(Graphic Processing Unit)
320, 360, 480, 520, 610, 720: 다중화부(Multiplexer: 이하, MUX)
330, 490: 오류 검출 코드 생성부(Error Detection Code Generator: 이하, EDC)
440, 450, 710: 데이터 버스 반전부(Data Bus Inversion Unit: 이하, DBI)
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치에 관한 것이다.
도 1에 도시된 바와 같이, 종래의 기술에 따른 반도체 메모리 장치(100)는 메모리 셀 블록(110), 패드(120), SPC(Serial to Parallel Converter)(130), 래치부(140), 레지스터(150), 및 PSC(Parallel to Serial Converter)(160)를 포함한다.
상기 패드(120)는 메모리 용량과 모델 등의 차이에 따라 데이터 입출력 핀(Pin)의 수가 다르게 구성될 수 있으며, 도 1은 8개의 데이터 입출력 핀(DQ<0:7>)을 포함한 경우를 도시한 것이다.
상기 SPC(130)는 반도체 메모리 장치(100)가 내장된 칩 셋(Chip Set)의 GPU(200)로부터 상기 패드(120)의 각 핀을 통해 입력되는 직렬 데이터를 각각 병렬데이터로 변환하여 상기 래치부(140)로 출력한다.
상기 래치부(140)는 상기 SPC(130)에서 출력된 병렬 데이터를 래치(Latch)하고 있다가 라이트용 광역 데이터 라인(WGIO)을 통해 메모리 셀 블록(110)으로 출력한다.
상기 레지스터(150)는 상기 메모리 셀 블록(110)에서 출력된 병렬 데이터를 FIFO(First In First Out) 방식으로 리드용 광역 데이터 라인(RGIO)을 통해 상기 PSC(160)로 출력한다.
상기 PSC(160)는 상기 레지스터(150)에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 상기 패드(120)의 각 핀을 통해 GPU(200)로 출력한다.
이와 같이 구성된 반도체 메모리 장치(100)는 상기 GPU(200)와 데이터 입출력 동작을 수행한다. 이때 데이터 입출력 동작은 상기 GPU(200)로부터 출력된 데이터가 패드(110), SPC(130), 및 래치부(140)를 거쳐 메모리 셀 블록(110)의 소정 주소에 저장되는 라이트(Write) 동작과, 상기 메모리 셀 블록(110)으로부터 출력된 데이터가 레지스터(150), PSC(160), 및 패드(110)를 거쳐 GPU(200)로 출력되는 리드(Read) 동작을 의미한다.
상술한 종래의 반도체 메모리 장치 예를 들어, 2GBPS 이상의 초고속 그래픽 메모리는 데이터 전송속도가 빨라짐에 따라, GPU(200)와 반도체 메모리 장치(100)의 데이터 전송경로 상에 데이터 전송 오류가 발생할 확률이 매우 높아지고 있다.
그러나 종래의 기술에 따른 반도체 메모리 장치는 GPU(200)와 반도체 메모리 장치(100)의 데이터 전송경로 상에 발생할 수 있는 데이터 전송 오류를 검출하거나 이를 해결할 수 있는 수단이 전혀 구비되어 있지 않으므로 치명적인 동작오류를 유발할 수 있는 문제점이 있다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 안출한 것으로서,반도체 메모리 장치와 반도체 메모리 장치가 적용된 시스템간의 데이터 전송 오류를 검출할 수 있도록 한 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치를 제공함에 그 목적이 있다.
본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치는 복수개의 메모리 셀을 구비하는 메모리 셀 블록; 반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부; 상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 제 1 광역 데이터 라인; 상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부; 상기 메모리 셀 블록과 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인; 제어신호에 따라 상기 제 1 광역 데이터 라인 또는 제 2 광역 데이터 라인의 데이터를 선택하여 출력하는 다중화부; 및 상기 다중화부에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함함을 특징으로 한다.
본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치는 복수개의 메모리 셀을 구비하는 메모리 셀 블록; 반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부; 상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 제 1 광역 데이터 라인; 상기 제 1 광역 데이터 라인 사이에 연결되고 상기 제 1 광역 데이터 라인을 통해 입력된 데이터를 이전 데이터와의 비교결과에 따라 반전시켜 상기 메모리 셀 블록으로 전송하는 제 1 데이터 버스 반전부; 상기 메모리 셀 블록에서 출력된 데이터를 상기 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부; 상기 메모리 셀 블록과 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인; 상기 제 2 광역 데이터 라인 사이에 연결되고 상기 메모리 셀 블록으로부터 상기 제 2 광역 데이터 라인을 통해 입력된 데이터를 이전 데이터와의 비교결과에 따라 반전시켜 출력하는 제 2 데이터 버스 반전부; 리드(Read) 동작 및 라이트(Write) 동작에 맞도록 상기 데이터 입력부와 상기 제 1 데이터 버스 반전부 사이에 연결된 제 1 광역 데이터 라인의 데이터 또는 상기 제 2 데이터 버스 반전부와 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인의 데이터를 선택하여 출력하는 다중화부; 및 상기 다중화부에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함함을 또 다른 특징으로 한다.
본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치는 복수개의 메모리 셀을 구비하는 메모리 셀 블록; 반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부; 상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부; 상기 데이터 입력부 및 상기 데이터 출력부와, 상기 메모리 셀 블록 사이에 공통 연결된 광역 데이터 라인; 및 상기 광역 데이터 라인을 통해 전송되는 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함함을 또 다른 특징으로 한다.
본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치는 복수개의 메모리 셀을 구비하는 메모리 셀 블록; 반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부; 상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부; 상기 데이터 입력부 및 상기 데이터 출력부와, 상기 메모리 셀 블록 사이에 공통 연결된 광역 데이터 라인; 상기 광역 데이터 라인 사이에 연결되고 상기 광역 데이터 라인을 통해 양방향으로 전송되는 데이터 각각을 이전 데이터와의 비교결과에 따라 반전시켜 출력하는 데이터 버스 반전부; 및 상기 데이터 버스 반전부로 입력되는 데이터 및 상기 데이터 버스 반전부에서 출력되는 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함함을 또 다른 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 바람직한 실시예들을 설명하면 다음과 같다.
도 2는 본 발명의 제 1 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도, 도 3은 본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 데이터 입력 동작 타이밍도, 도 4는 본 발명의 제 2 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도, 도 5는 본 발명의 제 3 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도, 도 6은 본 발명의 제 4 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 블록도이다.
- 제 1 실시예 -
도 2에 도시된 바와 같이, 본 발명의 제 1 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치(300)는 복수개의 메모리 셀을 구비하는 메모리 셀 블록(110), 복수개의 데이터 입출력 핀(DQ<0:7>)과 오류 검출 코드 핀(EDC)을 구비한 패드(310), 직렬/병렬 변환부(Serial to Parallel Converter: 이하, SPC)(130)와 제 1 타이밍 신호(DINSTBP)에 따라 동작하는 래치부(140)로 구성되어 반도체 메모리 장치(300) 외부 즉, 반도체 메모리 장치(300)가 내장된 칩 셋(Chip Set)의 GPU(200)에서 상기 패드(310)를 통해 입력된 데이터를 상기 메모리 셀 블록(110)에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부(130, 140), 상기 데이터 입력부(130, 140)와 상기 메모리 셀 블록(110) 사이에 연결된 제 1 광역 데이터 라인(WGIO), 레지스터(150)와 병렬/직렬 변환부(Parallel to Serial Converter: 이하, PSC)(160)로 구성되어 상기 메모리 셀 블록(110)에서 출력된 데이터를 상기 패드(310)를 통해 반도체 메모리 장치(300) 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부(150, 160), 상기 메모리 셀 블록(110)과 상기 데이터 출력부(150, 160) 사이에 연결된 제 2 광역 데이터 라인(RGIO), 제어신호(RDWT)에 따라 상기 제 1 광역 데이터 라인(WGIO) 또는 제 2 광역 데이터 라인(RGIO)의 데이터를 선택하여 출력하는 제 1 다중화부(이하, MUX1)(320), 상기 MUX1(320)에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드(R<0:7>)를 생성하여 상기 반도체 메모리 장치(300) 외부로 출력하는 오류 검출 코드 생성부(이하, EDC)(330), 상기 오류 검출 코드(R<0:7>)를 저장하였다가 제 2 타이밍 신호(FIFO_INSTBP)에 따라 소정 비트 단위로 출력하는 제 2 레지스터(340), 상기 제어신호(RDWT)에 따라 서로 다른 타이밍을 갖는 신호들(DINSTBP_D, IOSASTBP_D) 중에서 하나를 선택하여 상기 제 2 타이밍 신호(FIFO_INSTBP)로 출력하는 제 2 다중화부(이하, MUX2)(360), 및 상기 제 2 레지스터(340)에서 출력된 오류 검출 코드(R<0:7>)를 직렬로 변환하여 출력하는 PSC_2(350)를 포함한다.
상기 메모리 셀 블록(110)은 입출력 센스앰프 스트로브 신호(IOSASTBP)에 따라 데이터를 출력한다.
상기 SPC(130)는 패드(310)의 각 데이터 입출력 핀(DQ<0:7>)을 통해 입력되는 8비트 직렬 데이터를 64비트의 병렬 데이터로 변환하여 출력한다.
상기 래치부(140)는 상기 64비트의 병렬 데이터를 래치하였다가 상기 제 1 타이밍 신호(DINSTBP)에 따라 상기 제 1 광역 데이터 라인(WGIO)으로 출력한다.
상기 제 1 타이밍 신호(DINSTBP)는 반도체 메모리 장치 외부에서 입력된 라이트 명령을 내부 신호처리 타이밍에 맞도록 소정시간 지연시켜 생성한 신호이다.
상기 레지스터(150)는 메모리 셀 블록(110)으로부터 상기 제 2 광역 데이터 라인(RGIO)을 통해 입력된 64비트 병렬 데이터를 저장하였다가 FIFO(First In First Out) 방식으로 출력한다.
상기 PSC(160)는 상기 레지스터(150)에서 순차적으로 출력되는 병렬 데이터를 직렬 데이터로 변환하여 상기 패드(310)의 각 데이터 입출력 핀(DQ<0:7>)을 통해 8비트씩 출력한다.
상기 제어신호(RDWT)는 반도체 메모리가 리드 동작일 때와 라이트 동작일 때 각각 신호 레벨이 다른 신호이다.
상기 EDC(330)의 내부 로직 및 출력 비트의 수 등은 규약 JEDEC(Joint Electron Device Engineering Council)과 같은 규약에 따라 변할 수 있으며, 그 중 한 종류로서 CRC(Cyclic Redundancy Check)8을 사용할 수 있다. 이때 CRC8은 64 비트에서 오류 검출 코드 8비트를 출력하도록 구성된다. 즉, CRC8에 따르면 상기 EDC(330)는 제 1 다중화부(320)에서 출력된 데이터의 십진값을 정해진 제수(Divisor)로 나누어 그 나머지에 해당하는 십진값을 산출하고 그에 상응하는 8비트의 오류 검출 코드를 생성한다. 예를 들어, 제 1 다중화부(320)에서 출력된 데이터의 십진값이 "10"이고 정해진 제수가 "7"이라면 나눗셈 결과에 따른 나머지는 "3" 이므로 이에 해당하는 8비트의 2진 코드를 오류 검출 코드(R<0:7>)로 출력하는 것이다. 물론 상술한 로직은 일예를 든 것이며 회로설계에 따라 수많은 변형이 가능하다.
상기 제 2 레지스터(340)는 상기 오류 검출 코드(R<0:7>)를 저장하였다가 제 2 타이밍 신호(FIFO_INSTBP)에 따라 FIFO 방식으로 출력한다.
상기 MUX2(360)는 제어신호(RDWT)에 따라 서로 다른 타이밍을 갖는 신호들(DINSTBP_D, IOSASTBP_D) 중에서 하나를 선택하여 상기 제 2 타이밍 신호(FIFO_INSTBP)로 출력한다. 이때 리드 동작인 경우 IOSASTBP_D가 제 2 타이밍 신호(FIFO_INSTBP)로 출력되고, 라이트 동작인 경우 DINSTBP_D가 제 2 타이밍 신호(FIFO_INSTBP)로 출력된다. 상기 IOSASTBP_D는 상기 메모리 셀 블록(110)의 데이터 출력 타이밍을 설정하기 위해 사용되는 IOSASTBP를 상기 EDC(330)의 데이터 처리시간 마진(Margin) 만큼 지연시킨 신호이며, DINSTBP_D는 상기 래치부(140)의 데이터 출력 타이밍을 설정하기 위해 사용되는 DINSTBP를 상기 오류 검출 코드 생성부(330)의 데이터 처리시간 마진(Margin) 만큼 지연시킨 신호이다. 따라서 제 2 타이밍 신호(FIFO_INSTBP)는 상기 래치부(140)에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부(330)의 데이터 처리시간이 경과한 이후에 인에이블되고, 상기 메모리 셀 블록(110)에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부(330)의 데이터 처리시간이 경과한 이후에 인에이블된다.
상기 PSC_2(350)는 상기 제 2 레지스터(340)에서 출력된 오류 검출 코드(R<0:7>)를 직렬로 변환하여 상기 패드(310)의 EDC 핀을 통해 출력한다.
이와 같이 구성된 본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 라이트 동작시 오류 검출 코드 생성동작을 도 3을 참조하여 설명하면 다음과 같다.
먼저, 도 2의 구성 중 SPC(130), PSC(160), 및 PSC_2(350)는 외부 클럭인 REFCLK의 타이밍에 맞춰 동작하고, 그 이외의 구성은 내부 클럭인 HCLK의 타이밍에 맞춰 동작한다.
외부의 라이트 명령이 입력되고 패드(310)의 데이터 입출력 핀(DQ<0:7>) 각각을 통해 8비트씩 총 64비트의 직렬 데이터가 순차적으로 입력된다.
상기 SPC(130)가 REFCLK에 따라 상기 64비트의 직렬 데이터를 64비트의 병렬 데이터로 변환하여 상기 래치부(140)로 출력한다.
상기 외부의 라이트 명령이 입력되고 소정 시간 지연되어 HCLK의 T2 구간에 내부 라이트 명령(Internal Write Command)이 발생되고, 이를 지연시킨 DINSTBP가 T4 구간에 발생된다.
상기 SPC(130)를 통해 변환된 64비트의 병렬 데이터는 상기 래치부(140)에서 소정 시간 지연되어 상기 DINSTBP의 하이 구간에 정렬된다.
상기 래치부(140)는 상기 정렬된 데이터(Aligned Data)를 DINSTBP에 따라 WGIO를 통해 메모리 셀 블록(110)으로 출력한다.
현재 반도체 메모리 장치(300)가 라이트 동작 상태이므로 MUX1(320)은 RDWT에 따라 WGIO의 데이터를 선택하여 EDC(330)로 출력하고, EDC(330)는 입력된 데이터를 정해진 제수로 나누고 그 나머지를 구하여 그에 상응하는 오류 검출 코 드(R<0:7>)를 생성하여 제 2 레지스터(340)로 출력한다.
상기 제 2 레지스터(340)는 MUX2(360)가 DINSTBP_D를 선택하여 생성한 FIFO_INSTBP에 따라 오류 검출 코드(R<0:7>)를 FIFO 방식으로 저장 및 출력한다.
상기 PSC_2(350)가 상기 제 2 레지스터(340)에서 출력되는 오류 검출 코드(R<0:7>)를 직렬 데이터로 변환하여 패드(310)의 EDC 핀을 통해 순차적으로 출력한다.
상기 GPU(200)는 자신이 출력한 데이터의 십진 값을 알고 있으며, EDC(330)에서 사용되는 제수 또한 알고 있으므로 자신이 출력한 데이터에 따라 반도체 메모리 장치(300)에서 출력될 오류 검출 코드(R<0:7>)를 미리 알고 있다. 따라서 반도체 메모리 장치(300)에서 출력되는 오류 검출 코드(R<0:7>)와 자신이 알고 있는 코드 값이 일치하면 정상적인 데이터 전송이 이루어진 것으로 판단하고, 그렇지 않으면 데이터 전송오류가 발생한 것으로 판단하여 데이터를 재전송한다.
한편, 본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치의 리드 동작시 오류 검출 코드 생성동작은 MUX1(320)이 RGIO의 데이터를 선택하여 EDC(330)로 공급하며, MUX2(360)가 IOSASTBP_D를 선택하여 FIFO_INSTBP를 생성하는 차이가 있으며, 그 이외의 동작은 라이트 동작시와 유사하므로 설명은 생략하기로 한다.
본 발명의 제 1 실시예에 따르면, 상기 제 1 광역 데이터 라인(WGIO)과 제 2 광역 데이터 라인(RGIO)은 각각 반도체 메모리의 라이트 동작과 리드 동작 전용으로 사용되는 라인으로서, 그 이외의 신호 라인들에 비해 반도체 메모리 장치(300) 내에서 가장 넓은 영역에 걸쳐 배치되어 있으며, 레이아웃 마진 또한 가장 많이 확보하고 있다. 따라서 오류 검출 코드(R<0:7>)를 생성하기 위해 사용되는 데이터를 상기 제 1 광역 데이터 라인(WGIO)과 제 2 광역 데이터 라인(RGIO)으로부터 공급 받도록 하여 본 발명의 오류 검출 코드 생성과 관련된 구성들로 인한 배선 및 회로 면적을 최소화할 수 있다.
- 제 2 실시예 -
도 4에 도시된 바와 같이, 본 발명의 제 2 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치(400)는 복수개의 메모리 셀을 구비하는 메모리 셀 블록(110), 복수개의 데이터 입출력 핀(DQ<0:7>), DBI(Data Bus Inversion) 핀, 및 오류 검출 코드 핀(EDC)을 구비한 패드(410), SPC(420)와 제 1 타이밍 신호(DINSTBP)에 따라 동작하는 래치부(430)로 구성되어 반도체 메모리 장치(400) 외부 즉, 반도체 메모리 장치(400)가 내장된 칩 셋(Chip Set)의 GPU(200)에서 상기 패드(410)를 통해 입력된 데이터를 상기 메모리 셀 블록(110)에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부(420, 430), 상기 데이터 입력부(420, 430)와 상기 메모리 셀 블록(110) 사이에 연결된 제 1 광역 데이터 라인(WGIO), 상기 제 1 광역 데이터 라인(WGIO) 사이에 연결되고 상기 래치부(430)에서 출력된 데이터를 이전 데이터와의 비교결과 즉, 패드(410)의 DBI 핀을 통해 입력된 DBI 신호에 따라 반전시켜 상기 메모리 셀 블록(110)으로 전송하는 제 1 데이터 버스 반전부(이하, DBI_1)(440), 레지스터(460)와 PSC(470)로 구성되어 상기 메 모리 셀 블록(110)에서 출력된 데이터를 상기 패드(410)를 통해 반도체 메모리 장치(400) 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부(460, 470), 상기 메모리 셀 블록(110)과 상기 데이터 출력부(460, 470) 사이에 연결된 제 2 광역 데이터 라인(RGIO), 상기 제 2 광역 데이터 라인(RGIO) 사이에 연결되고 상기 메모리 셀 블록(110)으로부터 출력된 데이터를 이전 데이터와 비교하여 반전시키고, 상기 비교결과에 따라 DBI 신호를 생성하여 상기 반전시킨 데이터와 함께 출력하는 제 2 데이터 버스 반전부(이하, DBI_2)(450), 제어신호(RDWT)에 따라 상기 래치부(430)와 상기 DBI_1(440) 사이에 연결된 제 1 광역 데이터 라인(WGIO)의 데이터 또는 상기 DBI_2(450)와 상기 레지스터(460) 사이에 연결된 제 2 광역 데이터 라인(RGIO)의 데이터를 선택하여 출력하는 다중화부 MUX1(480), 상기 MUX1(480)에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드(R<0:7>)를 생성하여 상기 반도체 메모리 장치(400) 외부로 출력하는 EDC(490), 상기 오류 검출 코드(R<0:7>)를 저장하였다가 제 2 타이밍 신호(FIFO_INSTBP)에 따라 소정 비트 단위로 출력하는 제 2 레지스터(500), 상기 제어신호(RDWT)에 따라 서로 다른 타이밍을 갖는 신호들(DINSTBP_D, IOSASTBP_D) 중에서 하나를 선택하여 상기 제 2 타이밍 신호(FIFO_INSTBP)로 출력하는 MUX2(520), 및 상기 제 2 레지스터(500)에서 출력된 오류 검출 코드(R<0:7>)를 직렬로 변환하여 출력하는 PSC_2(510)를 포함한다.
상기 DBI(Data Bus Inversion)는 데이터와 별도로 추가된 DBI 신호를 이용하여 데이터를 반전시켜 전송함으로서, 데이터 전송시 전체 데이터 비트 중에서 이전 데이터 비트에 비해 현재 데이터 비트가 바뀌는 개수가 증가함에 따라 발생되는 동시 스위칭 노이즈(Simultaneous Switching Noise) 또는 내부 심볼 간섭(Inter Symbol Interference) 문제를 방지하는 기능이다.
본 발명의 제 2 실시예는 반도체 메모리 장치(400)가 상술한 DBI 기능을 구비한 경우로서, 제 1 광역 데이터 라인(WGIO)과 제 2 광역 데이터 라인(RGIO)에 각각 DBI_1(440)와 DBI_2(450)가 연결되어 있다. 상기 GPU(200)에서 64비트의 데이터와 8비트의 DBI 신호를 포함한 총 72 비트가 입력되고 DBI_1(440)에서 상기 8비트의 DBI 신호를 이용하여 64비트의 데이터를 반전 또는 원상태로 메모리 셀 블록(110)에 출력한다. 또한 DBI_2(450)가 메모리 셀 블록(110)에서 출력된 64 비트의 데이터를 이전 메모리 셀 블록(110)의 출력 데이터와 비교하여 8비트의 DBI 신호를 생성하고 64비트의 데이터와 함께 총 72 비트가 패드(410)를 통해 GPU(200)로 출력되도록 한다. 따라서 처리되는 데이터의 비트 수 차이만 있을 뿐, 반도체 메모리의 리드 및 라이트 동작과, 오류 검출 코드(R<0:7>) 생성 동작은 본 발명의 제 1 실시예와 동일하다.
단, 본 발명의 제 2 실시예에 따르면, 오류 검출 코드(R<0:7>)를 생성하기 위해 사용되는 데이터가 DBI 신호를 포함한 72 비트가 될 수 있도록 상기 DBI_1(440)의 입력단과 연결된 제 1 광역 데이터 라인(WGIO)과 상기 DBI_2(450)의 출력단과 연결된 제 2 광역 데이터 라인(RGIO)으로부터 공급 받도록 한 것이 핵심이다. 물론 본 발명의 제 2 실시예 또한 제 1 광역 데이터 라인(WGIO)과 제 2 광역 데이터 라인(RGIO)을 이용하므로 오류 검출 코드 생성과 관련된 구성들로 인한 배 선 및 회로 면적을 최소화할 수 있다.
- 제 3 실시예 -
도 5에 도시된 바와 같이, 본 발명의 제 3 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치(600)는 복수개의 메모리 셀을 구비하는 메모리 셀 블록(110), 복수개의 데이터 입출력 핀(DQ<0:7>)과 오류 검출 코드 핀(EDC)을 구비한 패드(310), SPC(130)와 제 1 타이밍 신호(DINSTBP)에 따라 동작하는 래치부(140)로 구성되어 반도체 메모리 장치(600) 외부 즉, 반도체 메모리 장치(600)가 내장된 칩 셋(Chip Set)의 GPU(200)에서 상기 패드(310)를 통해 입력된 데이터를 상기 메모리 셀 블록(110)에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부(130, 140), 레지스터(150)와 PSC(160)로 구성되어 상기 메모리 셀 블록(110)에서 출력된 데이터를 상기 패드(310)를 통해 반도체 메모리 장치(600) 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부(150, 160), 상기 데이터 입력부(130, 140) 및 상기 데이터 출력부(150, 160)와, 상기 메모리 셀 블록(110) 사이에 공통 연결된 광역 데이터 라인(GIO), 상기 광역 데이터 라인(GIO)을 통해 양방향 전송되는 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드(R<0:7>)를 생성하여 상기 반도체 메모리 장치(600) 외부로 출력하는 EDC(330), 상기 오류 검출 코드(R<0:7>)를 저장하였다가 제 2 타이밍 신호(FIFO_INSTBP)에 따라 소정 비트 단위로 출력하는 제 2 레지스터(340), 상기 제어신호(RDWT)에 따라 서로 다른 타이밍을 갖는 신호들(DINSTBP_D, IOSASTBP_D) 중 에서 하나를 선택하여 상기 제 2 타이밍 신호(FIFO_INSTBP)로 출력하는 MUX(610), 및 상기 제 2 레지스터(340)에서 출력된 오류 검출 코드(R<0:7>)를 직렬로 변환하여 출력하는 PSC_2(350)를 포함한다.
본 발명의 제 3 실시예는 광역 데이터 라인(GIO)을 반도체 메모리 장치(600)의 라이트 동작 및 리드 동작시 공유한 경우로서, 본 발명의 제 1 및 제 2 실시예와 마찬가지로 상기 EDC(330)가 상기 광역 데이터 라인(GIO)을 통해 데이터를 공급받아 오류 검출 코드(R<0:7>) 생성동작을 수행한다. 이때 광역 데이터 라인(GIO)이 공유되어 있으므로 EDC(330)로 공급되는 데이터를 선택하기 위한 다중화부가 필요 없다. 그리고 본 발명의 제 3 실시예에 따른 반도체 메모리 장치(600)의 리드 및 라이트 동작과, 오류 검출 코드(R<0:7>) 생성 동작은 본 발명의 제 1 실시예와 동일하다.
본 발명의 제 3 실시예에 따르면, 광역 데이터 라인(GIO)은 각각 반도체 메모리의 라이트 동작과 리드 동작 공용으로 사용되는 라인으로서, 그 이외의 신호 라인들에 비해 반도체 메모리 장치(600) 내에서 가장 넓은 영역에 걸쳐 배치되어 있으며, 레이아웃 마진 또한 가장 많이 확보하고 있다. 따라서 오류 검출 코드(R<0:7>)를 생성하기 위해 사용되는 데이터를 상기 광역 데이터 라인(GIO)으로부터 공급 받도록 하여 본 발명의 오류 검출 코드 생성과 관련된 구성들로 인한 배선 및 회로 면적을 최소화할 수 있다. 또한 상기 데이터 입력부(130, 140) 및 데이터 출력부(150, 160)와 메모리 셀 블록(110) 사이에 연결된 광역 데이터 라인(GIO) 어디에서도 EDC(330)로의 데이터 입력을 위한 배선을 연결할 수 있다.
- 제 4 실시예 -
도 6에 도시된 바와 같이, 본 발명의 제 4 실시예에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치(700)는 복수개의 메모리 셀을 구비하는 메모리 셀 블록(110), 복수개의 데이터 입출력 핀(DQ<0:7>), DBI(Data Bus Inversion) 핀, 및 오류 검출 코드 핀(EDC)을 구비한 패드(410), SPC(420)와 제 1 타이밍 신호(DINSTBP)에 따라 동작하는 래치부(430)로 구성되어 반도체 메모리 장치(700) 외부 즉, 반도체 메모리 장치(700)가 내장된 칩 셋(Chip Set)의 GPU(200)에서 상기 패드(410)를 통해 입력된 데이터를 상기 메모리 셀 블록(110)에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부(420, 430), 레지스터(460)와 PSC(470)로 구성되어 상기 메모리 셀 블록(110)에서 출력된 데이터를 상기 패드(410)를 통해 반도체 메모리 장치(700) 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부(460, 470), 상기 데이터 입력부(420, 430) 및 상기 데이터 출력부(460, 470)와, 상기 메모리 셀 블록(110) 사이에 공통 연결된 광역 데이터 라인(GIO), 상기 광역 데이터 라인(GIO) 사이에 연결되고 상기 광역 데이터 라인(GIO)을 통해 양방향으로 전송되는 데이터 각각에 대해 이전 데이터와의 비교결과에 따라 반전시켜 출력하는 DBI(710), 상기 DBI(710)로 입력되는 데이터 및 상기 DBI(710)에서 출력되는 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드(R<0:7>)를 생성하여 출력하는 EDC(490), 상기 오류 검출 코드(R<0:7>)를 저장하였다가 제 2 타이밍 신호(FIFO_INSTBP)에 따라 소정 비트 단위 로 출력하는 제 2 레지스터(500), 상기 제어신호(RDWT)에 따라 서로 다른 타이밍을 갖는 신호들(DINSTBP_D, IOSASTBP_D) 중에서 하나를 선택하여 상기 제 2 타이밍 신호(FIFO_INSTBP)로 출력하는 MUX(720), 및 상기 제 2 레지스터(500)에서 출력된 오류 검출 코드(R<0:7>)를 직렬로 변환하여 출력하는 PSC_2(510)를 포함한다.
본 발명의 제 4 실시예는 반도체 메모리 장치(700)가 상술한 DBI 기능을 구비하며, 광역 데이터 라인(GIO)을 반도체 메모리 장치(700)의 라이트 동작 및 리드 동작시 공유한 경우로서, 광역 데이터 라인(GIO) 사이에 DBI(710)가 연결되어 있다. 상기 GPU(200)에서 64비트의 데이터와 8비트의 DBI 신호를 포함한 총 72 비트가 입력되고 DBI(710)에서 상기 8비트의 DBI 신호를 이용하여 64비트의 데이터를 반전 또는 원 상태로 메모리 셀 블록(110)에 출력한다. 또한 DBI(710)가 메모리 셀 블록(110)에서 출력된 64 비트의 데이터를 이전 메모리 셀 블록(110)의 출력 데이터와 비교하여 8비트의 DBI 신호를 생성하고 64비트의 데이터와 함께 총 72 비트가 패드(410)를 통해 GPU(200)로 출력되도록 한다. 따라서 광역 데이터 라인(GIO)을 공유한 것과, 처리되는 데이터의 비트 수 차이만 있을 뿐, 반도체 메모리의 리드 및 라이트 동작과, 오류 검출 코드(R<0:7>) 생성 동작은 본 발명의 다른 실시예들과 동일하다.
단, 본 발명의 제 4 실시예에 따르면, 오류 검출 코드(R<0:7>)를 생성하기 위해 사용되는 데이터가 DBI 신호를 포함한 72 비트가 될 수 있도록 EDC(490)의 입력라인 배선을 상기 데이터 입력부(420, 430) 및 데이터 출력부(460, 470)와 DBI(710) 사이의 광역 데이터 라인(GIO)으로부터 공급 받도록 한 것이 핵심이다.
본 발명의 제 4 실시예에 따르면, 광역 데이터 라인(GIO)은 각각 반도체 메모리의 라이트 동작과 리드 동작 공용으로 사용되는 라인으로서, 그 이외의 신호 라인들에 비해 반도체 메모리 장치(700) 내에서 가장 넓은 영역에 걸쳐 배치되어 있으며, 레이아웃 마진 또한 가장 많이 확보하고 있다. 따라서 오류 검출 코드(R<0:7>)를 생성하기 위해 사용되는 데이터를 상기 광역 데이터 라인(GIO)으로부터 공급 받도록 하여 본 발명의 오류 검출 코드 생성과 관련된 구성들로 인한 배선 및 회로 면적을 최소화할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치는 반도체 메모리 장치가 적용된 시스템으로 데이터 전송 오류를 검출할 수 있는 정보를 제공하므로 반도체 메모리 장치와 이를 적용한 시스템 간의 데이터 전송의 신뢰성을 향상시킬 수 있다.
또한 반도체 메모리 장치 내부에서 가장 넓은 영역에 걸쳐 배치되어 있으며, 레이아웃 마진 또한 가장 많이 확보하고 있는 광역 데이터 라인을 이용하여 데이터 전송 오류를 검출할 수 있는 정보를 생성하므로 회로 및 배선의 추가를 최소화할 수 있다.

Claims (28)

  1. 복수개의 메모리 셀을 구비하는 메모리 셀 블록;
    반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부;
    상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 제 1 광역 데이터 라인;
    상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부;
    상기 메모리 셀 블록과 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인;
    제어신호에 따라 상기 제 1 광역 데이터 라인 또는 제 2 광역 데이터 라인의 데이터를 선택하여 출력하는 다중화부; 및
    상기 다중화부에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 데이터 입력부는
    상기 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부, 및
    상기 병렬 데이터를 래치시켰다가 제 1 타이밍 신호에 따라 상기 제 1 광역 데이터 라인으로 출력하는 래치부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 타이밍 신호는 반도체 메모리 장치 외부에서 입력된 라이트 명령에 따라 생성된 신호인 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 데이터 출력부는
    상기 메모리 셀 블록으로부터 상기 제 2 광역 데이터 라인을 통해 입력된 병렬 데이터를 저장하였다가 소정 비트 단위로 출력하는 레지스터,
    상기 레지스터에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 출력하는 병렬/직렬 변환부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제어신호는 리드 동작일때와 라이트 동작일 때 각각 신호 레벨이 다른 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 오류 검출 코드 생성부는
    상기 다중화부에서 출력된 데이터의 십진값을 정해진 수로 나누어 그 나머지에 해당하는 십진값을 산출하고 그에 상응하는 상기 오류 검출 코드를 생성하는 로직회로로 구성됨을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 오류 검출 코드를 저장하였다가 제 2 타이밍 신호에 따라 소정 비트 단위로 출력하는 레지스터,
    상기 제어신호에 따라 서로 다른 타이밍을 갖는 신호들 중에서 하나를 선택하여 상기 제 2 타이밍 신호로 출력하는 다중화부, 및
    상기 레지스터에서 출력된 오류 검출 코드를 직렬로 변환하여 출력하는 병렬/직렬 변환부를 더 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 타이밍 신호는 상기 데이터 입력부에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되거나, 상기 메모리 셀 블록에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  9. 복수개의 메모리 셀을 구비하는 메모리 셀 블록;
    반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부;
    상기 데이터 입력부와 상기 메모리 셀 블록 사이에 연결된 제 1 광역 데이터 라인;
    상기 제 1 광역 데이터 라인 사이에 연결되고 상기 제 1 광역 데이터 라인을 통해 입력된 데이터를 이전 데이터와의 비교결과에 따라 반전시켜 상기 메모리 셀 블록으로 전송하는 제 1 데이터 버스 반전부;
    상기 메모리 셀 블록에서 출력된 데이터를 상기 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부;
    상기 메모리 셀 블록과 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인;
    상기 제 2 광역 데이터 라인 사이에 연결되고 상기 메모리 셀 블록으로부터 상기 제 2 광역 데이터 라인을 통해 입력된 데이터를 이전 데이터와의 비교결과에 따라 반전시켜 출력하는 제 2 데이터 버스 반전부;
    리드(Read) 동작 및 라이트(Write) 동작에 맞도록 상기 데이터 입력부와 상기 제 1 데이터 버스 반전부 사이에 연결된 제 1 광역 데이터 라인의 데이터 또는 상기 제 2 데이터 버스 반전부와 상기 데이터 출력부 사이에 연결된 제 2 광역 데이터 라인의 데이터를 선택하여 출력하는 다중화부; 및
    상기 다중화부에서 출력된 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 데이터 입력부는
    상기 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부, 및
    상기 병렬 데이터를 래치시켰다가 상기 제 1 광역 데이터 라인으로 출력하는 래치부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 데이터 출력부는
    상기 제 2 광역 데이터 라인을 통해 입력된 병렬 데이터를 저장하였다가 소정 비트 단위로 출력하는 레지스터,
    상기 레지스터에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 출력하는 병렬/직렬 변환부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 오류 검출 코드 생성부는
    상기 다중화부에서 출력된 데이터의 십진값을 정해진 수로 나누어 그 나머지에 해당하는 십진값을 산출하고 그에 상응하는 상기 오류 검출 코드를 생성하는 로직회로로 구성됨을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  13. 제 9 항에 있어서,
    상기 오류 검출 코드를 저장하였다가 타이밍 신호에 따라 소정 비트 단위로 출력하는 레지스터,
    리드(Read) 동작 및 라이트(Write) 동작에 맞도록 서로 다른 타이밍 신호들 중에서 하나를 선택하여 상기 레지스터로 출력하는 다중화부, 및
    상기 레지스터에서 출력된 오류 검출 코드를 직렬로 변환하여 출력하는 병렬/직렬 변환부를 더 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 타이밍 신호는 상기 라이트 동작시 상기 데이터 입력부에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되고, 상기 리드 동작시 상기 메모리 셀 블록에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  15. 복수개의 메모리 셀을 구비하는 메모리 셀 블록;
    반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부;
    상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부;
    상기 데이터 입력부 및 상기 데이터 출력부와, 상기 메모리 셀 블록 사이에 공통 연결된 광역 데이터 라인; 및
    상기 광역 데이터 라인을 통해 전송되는 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함하는 데이터 입출력 오류 검출 기능 을 갖는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 데이터 입력부는
    상기 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부, 및
    상기 병렬 데이터를 래치시켰다가 제 1 타이밍 신호에 따라 상기 광역 데이터 라인으로 출력하는 래치부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 제 1 타이밍 신호는 반도체 메모리 장치 외부에서 입력된 라이트 명령에 따라 생성된 신호인 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 데이터 출력부는
    상기 메모리 셀 블록으로부터 상기 광역 데이터 라인을 통해 입력된 병렬 데이터를 저장하였다가 소정 비트 단위로 출력하는 레지스터,
    상기 레지스터에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 출력하는 병렬/직렬 변환부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 오류 검출 코드 생성부는
    상기 광역 데이터 라인을 통해 전송되는 데이터의 십진값을 정해진 수로 나누어 그 나머지에 해당하는 십진값을 산출하고 그에 상응하는 상기 오류 검출 코드를 생성하는 로직회로로 구성됨을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 오류 검출 코드를 저장하였다가 제 2 타이밍 신호에 따라 소정 비트 단위로 출력하는 레지스터,
    리드(Read) 동작 및 라이트(Write) 동작에 맞도록 서로 다른 타이밍을 갖는 신호들 중에서 하나를 선택하여 상기 제 2 타이밍 신호로 출력하는 다중화부, 및
    상기 레지스터에서 출력된 오류 검출 코드를 직렬로 변환하여 출력하는 병렬/직렬 변환부를 더 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  21. 제 20 항에 있어서,
    상기 제 2 타이밍 신호는 상기 데이터 입력부에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되거나, 상기 메모리 셀 블록에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  22. 복수개의 메모리 셀을 구비하는 메모리 셀 블록;
    반도체 메모리 장치 외부에서 입력된 데이터를 상기 메모리 셀 블록에 기록 가능하도록 소정 신호처리를 수행하는 데이터 입력부;
    상기 메모리 셀 블록에서 출력된 데이터를 반도체 메모리 장치 외부로 출력 가능하도록 소정 신호처리를 수행하는 데이터 출력부;
    상기 데이터 입력부 및 상기 데이터 출력부와, 상기 메모리 셀 블록 사이에 공통 연결된 광역 데이터 라인;
    상기 광역 데이터 라인 사이에 연결되고 상기 광역 데이터 라인을 통해 양방향으로 전송되는 데이터 각각을 이전 데이터와의 비교결과에 따라 반전시켜 출력하는 데이터 버스 반전부; 및
    상기 데이터 버스 반전부로 입력되는 데이터 및 상기 데이터 버스 반전부에서 출력되는 데이터의 오류 발생 유무를 정의하는 복수개의 비트로 이루어진 오류 검출 코드를 생성하여 상기 반도체 메모리 장치 외부로 출력하는 오류 검출 코드 생성부를 포함하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  23. 제 22 항에 있어서,
    상기 데이터 입력부는
    상기 반도체 메모리 장치 외부에서 입력되는 직렬 데이터를 병렬 데이터로 변환하는 직렬/병렬 변환부, 및
    상기 병렬 데이터를 래치시켰다가 제 1 타이밍 신호에 따라 상기 광역 데이터 라인으로 출력하는 래치부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제 1 타이밍 신호는 반도체 메모리 장치 외부에서 입력된 라이트 명령에 따라 생성된 신호인 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  25. 제 22 항에 있어서,
    상기 데이터 출력부는
    상기 메모리 셀 블록으로부터 상기 광역 데이터 라인을 통해 입력된 병렬 데이터를 저장하였다가 소정 비트 단위로 출력하는 레지스터,
    상기 레지스터에서 출력된 병렬 데이터를 직렬 데이터로 변환하여 출력하는 병렬/직렬 변환부를 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  26. 제 22 항에 있어서,
    상기 오류 검출 코드 생성부는
    상기 데이터 버스 반전부로 입력되는 데이터 및 상기 데이터 버스 반전부에서 출력되는 데이터의 십진값을 정해진 수로 나누어 그 나머지에 해당하는 십진값을 산출하고 그에 상응하는 상기 오류 검출 코드를 생성하는 로직회로로 구성됨을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  27. 제 22 항에 있어서,
    상기 오류 검출 코드를 저장하였다가 제 2 타이밍 신호에 따라 소정 비트 단위로 출력하는 레지스터,
    리드(Read) 동작 및 라이트(Write) 동작에 맞도록 서로 다른 타이밍을 갖는 신호들 중에서 하나를 선택하여 상기 제 2 타이밍 신호로 출력하는 다중화부, 및
    상기 레지스터에서 출력된 오류 검출 코드를 직렬로 변환하여 출력하는 병렬/직렬 변환부를 더 포함하는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
  28. 제 27 항에 있어서,
    상기 제 2 타이밍 신호는 상기 데이터 입력부에서 데이터가 출력되는 시점부 터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되거나, 상기 메모리 셀 블록에서 데이터가 출력되는 시점부터 상기 오류 검출 코드 생성부의 데이터 처리시간이 경과한 이후에 인에이블되는 것을 특징으로 하는 데이터 입출력 오류 검출 기능을 갖는 반도체 메모리 장치.
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