JP2554179B2 - 導通試験方法 - Google Patents
導通試験方法Info
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- JP2554179B2 JP2554179B2 JP1299789A JP29978989A JP2554179B2 JP 2554179 B2 JP2554179 B2 JP 2554179B2 JP 1299789 A JP1299789 A JP 1299789A JP 29978989 A JP29978989 A JP 29978989A JP 2554179 B2 JP2554179 B2 JP 2554179B2
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- data
- switch
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- time
- time slot
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は64kbps×ｎ（ｎ２）の高速データを複数タ
イムスロット使用して交換接続する電子交換機のマルチ
スロットパスの導通試験方法に関する。
イムスロット使用して交換接続する電子交換機のマルチ
スロットパスの導通試験方法に関する。
従来の電子交換機においては音声の64kbps以下の低速
端末データの交換が主流であったため、通話路ハイウェ
イ上の１タイムスロットを使用した64kbps単位のパスを
接続するのみであり、したがってその導通試験方法は例
えばそのタイムスロットに８ビットから成る特定パター
ンを送出し、受信側にてパターンチェックを行い、導通
の有無を確認する手法が一般的であった。
端末データの交換が主流であったため、通話路ハイウェ
イ上の１タイムスロットを使用した64kbps単位のパスを
接続するのみであり、したがってその導通試験方法は例
えばそのタイムスロットに８ビットから成る特定パター
ンを送出し、受信側にてパターンチェックを行い、導通
の有無を確認する手法が一般的であった。
上記従来技術はハイウェイ上の１フレーム内の複数タ
イムスロットを使用したパスにおいて該タイムスロット
群のTSSI（Time Slot Sequence Integrity;タイムスロ
ットの時間順序保存）の検証ができないという問題があ
った。
イムスロットを使用したパスにおいて該タイムスロット
群のTSSI（Time Slot Sequence Integrity;タイムスロ
ットの時間順序保存）の検証ができないという問題があ
った。
本発明は電子交換機のマルチスロットパスの導通およ
びTSSIの検証を可能とすることを目的としており、また
マルチスロット数可変とした任意速度のパスの試験を可
能とし、さらに交換機の8kHzフレーム構成の及ばない一
般端末インタフェース上まで含めたパスの検証が可能な
導通試験方法を提供することを目的とする。
びTSSIの検証を可能とすることを目的としており、また
マルチスロット数可変とした任意速度のパスの試験を可
能とし、さらに交換機の8kHzフレーム構成の及ばない一
般端末インタフェース上まで含めたパスの検証が可能な
導通試験方法を提供することを目的とする。
上記目的を達成するために、本発明による導通試験方
法は通話路ハイウェイインタフェース用時分割スイッチ
（以下にサブスイッチと称する）の回線側より、マルチ
スロットパスを構成するタイムスロットごとに試験パタ
ーンとして重複することのない８ビットデータを256タ
イムスロット分のみ発生させるようにしたものである。
法は通話路ハイウェイインタフェース用時分割スイッチ
（以下にサブスイッチと称する）の回線側より、マルチ
スロットパスを構成するタイムスロットごとに試験パタ
ーンとして重複することのない８ビットデータを256タ
イムスロット分のみ発生させるようにしたものである。
また、任意速度への対応のためには、時分割スイッチ
装置（以下にメインスイッチと称する）にて接続しよう
とするマルチスロット数に合わせた数だけ、データ送受
信タイムスロット数を指定可能とするタイムスロット選
択クロック発生器を設けるようにしたものである。
装置（以下にメインスイッチと称する）にて接続しよう
とするマルチスロット数に合わせた数だけ、データ送受
信タイムスロット数を指定可能とするタイムスロット選
択クロック発生器を設けるようにしたものである。
さらに一般端末インタフェースまで含めた導通試験の
ためには、受信データのビット列のずれを補正して送信
パターンと照合するようにしたものである。
ためには、受信データのビット列のずれを補正して送信
パターンと照合するようにしたものである。
上記導通試験方法は、パターン発生部がサブスイッチ
回線側インタフェースハイウェイ上の１フレーム内マル
チスロット数およびその位置（タイムスロット番号）を
定める送信タイムスロット選択クロックにより指定され
るタイムスロット上に各タイムスロットごとに重複しな
い８ビットデータを送出し（重複しない８ビットデータ
の組み合わせは28＝256通りである）、受信部では上記2
56タイムスロット分データの先頭データを検出した時点
から試験パターンの受信を開始して受信終了後に送信パ
ターンとの比較照合を行うようにし、このようにマルチ
スロットパスを構成するタイムスロットごとに異なるパ
ターンデータを与えることによりパスの導通だけでなく
該パスのTSSIの検証をも行うことができる。
回線側インタフェースハイウェイ上の１フレーム内マル
チスロット数およびその位置（タイムスロット番号）を
定める送信タイムスロット選択クロックにより指定され
るタイムスロット上に各タイムスロットごとに重複しな
い８ビットデータを送出し（重複しない８ビットデータ
の組み合わせは28＝256通りである）、受信部では上記2
56タイムスロット分データの先頭データを検出した時点
から試験パターンの受信を開始して受信終了後に送信パ
ターンとの比較照合を行うようにし、このようにマルチ
スロットパスを構成するタイムスロットごとに異なるパ
ターンデータを与えることによりパスの導通だけでなく
該パスのTSSIの検証をも行うことができる。
また、送受信タイムスロット選択クロック発生器が回
線制御等を行うマイクロプロセッサ（以下にTC:Termina
l Controllerと称する）からの命令によりサブスイッチ
回線側ハイウェイ上の１フレーム内の選択タイムスロッ
ト数および位置を制御可能であり、これにより任意の速
度パスに対して上記試験の適用を可能とする。
線制御等を行うマイクロプロセッサ（以下にTC:Termina
l Controllerと称する）からの命令によりサブスイッチ
回線側ハイウェイ上の１フレーム内の選択タイムスロッ
ト数および位置を制御可能であり、これにより任意の速
度パスに対して上記試験の適用を可能とする。
さらに受信部ではビット列のずれを補正する機能を有
し、これにより受信パターンデータのタイムスロット内
ビット構成の乱れの生じる一般端末インタフェース上ま
での導通試験が可能となる。
し、これにより受信パターンデータのタイムスロット内
ビット構成の乱れの生じる一般端末インタフェース上ま
での導通試験が可能となる。
以下に本発明の実施例を第１図ないし第７図により説
明する。
明する。
第１図は本発明による導通試験方法の一実施例を示す
導通試験装置のブロック図である。第１図において、１
は導通試験用パターンデータを通話路ハイウェイ1aに接
続するサブスイッチ（インタフェース用時分割スイッ
チ）、２は8kHzフレーム信号とハイウェイデータビット
エレメントタイミング信号を含むハイウェイクロック1e
よりパターンデータ送受信クロック信号2a,2bを作成す
るクロック作成部、３は送信パターンデータを並列／直
列変換して回線側ハイウェイ1cに送出するP/S変換部、
４は回線側ハイウェイ1d上の受信データを直列／並列変
換するS/P変換部、５は直列／並列変換後の受信パター
ンより先頭データを検出して受信動作開始タイミングを
与える先頭パターン検出部、６は送信パターン発生ROM1
0および受信パターン格納RAM11へそれぞれアドレスを与
えるアドレス発生部、７は導通試験装置の制御およびCP
（Central Processor:中央制御プロセッサ）との通信を
行うマイクロプロセッサであるTC（Terminal Controlle
r:端末制御装置）、８はTCとCPの通信制御装置であるCP
通信部、９は送信および受信用メモリエリアのアドレス
バスとデータバスとコントロールバスをTCのCPUバス13
あるいはパターン送受信制御部のいずれかに接続制御す
るメモリバス切替部、10は送信パターン発生ROM、11は
受信パターン格納RAM、12はTCの内部コマンド作成部で
ある。
導通試験装置のブロック図である。第１図において、１
は導通試験用パターンデータを通話路ハイウェイ1aに接
続するサブスイッチ（インタフェース用時分割スイッ
チ）、２は8kHzフレーム信号とハイウェイデータビット
エレメントタイミング信号を含むハイウェイクロック1e
よりパターンデータ送受信クロック信号2a,2bを作成す
るクロック作成部、３は送信パターンデータを並列／直
列変換して回線側ハイウェイ1cに送出するP/S変換部、
４は回線側ハイウェイ1d上の受信データを直列／並列変
換するS/P変換部、５は直列／並列変換後の受信パター
ンより先頭データを検出して受信動作開始タイミングを
与える先頭パターン検出部、６は送信パターン発生ROM1
0および受信パターン格納RAM11へそれぞれアドレスを与
えるアドレス発生部、７は導通試験装置の制御およびCP
（Central Processor:中央制御プロセッサ）との通信を
行うマイクロプロセッサであるTC（Terminal Controlle
r:端末制御装置）、８はTCとCPの通信制御装置であるCP
通信部、９は送信および受信用メモリエリアのアドレス
バスとデータバスとコントロールバスをTCのCPUバス13
あるいはパターン送受信制御部のいずれかに接続制御す
るメモリバス切替部、10は送信パターン発生ROM、11は
受信パターン格納RAM、12はTCの内部コマンド作成部で
ある。
第２図は第１図の導通試験ルート説明用の中継方式図
である。第２図において、21はメインスイッチ制御およ
びTCを介してのサブスイッチ１制御による交換接続や呼
処理等を司どるCP（中央制御プロセッサ）、22はメイン
スイッチ（時分割スイッチ装置）、23は第１図の導通試
験装置、24はISDN1次群（23B＋Ｄ）インタフェース装
置、25はTA（Terminal Adaptor:端末アダプタ）、26はD
TE（D Terminal Equipment:既存端末装置）である。第
２図において、導通試験装置23による導通試験開始に先
立ちCP21はまずメインスイッチ22を制御することにより
通話路ハイウェイ22a上にマルチスロットパスを設定す
る。その後にCP21は導通試験開始命令を発行し、試験終
了後に試験結果を得る。次に例えばISDN1次群インタフ
ェース装置24内での384kbps（６タイムスロットパス）
折り返し試験を行う場合について説明する。
である。第２図において、21はメインスイッチ制御およ
びTCを介してのサブスイッチ１制御による交換接続や呼
処理等を司どるCP（中央制御プロセッサ）、22はメイン
スイッチ（時分割スイッチ装置）、23は第１図の導通試
験装置、24はISDN1次群（23B＋Ｄ）インタフェース装
置、25はTA（Terminal Adaptor:端末アダプタ）、26はD
TE（D Terminal Equipment:既存端末装置）である。第
２図において、導通試験装置23による導通試験開始に先
立ちCP21はまずメインスイッチ22を制御することにより
通話路ハイウェイ22a上にマルチスロットパスを設定す
る。その後にCP21は導通試験開始命令を発行し、試験終
了後に試験結果を得る。次に例えばISDN1次群インタフ
ェース装置24内での384kbps（６タイムスロットパス）
折り返し試験を行う場合について説明する。
第１図において、導通試験装置23のTC7はまずCP通信
部８を介してCP21からサブスイッチ１の６タイムスロッ
トパス接続情報を受信してパスを設定するとともに、コ
マンド作成部12により試験開始コマンドを発行する。こ
れによりメモリバス切替部９はパターン送受信メモリ1
0,11のバスをCPUバス13から切り離し、P/S変換部３とS/
P変換部４とアドレス発生部６等から成るパターン送受
信制御部へ接続する。パターン送信動作としては、クロ
ック作成部２において、8kHzフレーム信号とハイウェイ
データビットエレメント信号を含むハイウェイクロック
1eより送信タイムスロット選択クロック2aを作成し、該
クロック2aによりアドレス発生部６で送信パターン発生
ROM10のアドレスを00H〜FFHまでカウントアップし、そ
れぞれのエリアに格納されている重複しない８ビットデ
ータを読み出す。送信パターンとして本例では‘FF'‘F
E'‘FD'…‘00'の順に格納されており、該データはLSB
より送出される。送信パターン発生ROM10より読み出さ
れたパターンデータはP/S変換部３で直列変換された
後、送信タイムスロット選択クロック2aにより指定され
たタイムスロットに乗せて回線側ハイウェイ1cに送出す
る。この動作を第３図に示す。
部８を介してCP21からサブスイッチ１の６タイムスロッ
トパス接続情報を受信してパスを設定するとともに、コ
マンド作成部12により試験開始コマンドを発行する。こ
れによりメモリバス切替部９はパターン送受信メモリ1
0,11のバスをCPUバス13から切り離し、P/S変換部３とS/
P変換部４とアドレス発生部６等から成るパターン送受
信制御部へ接続する。パターン送信動作としては、クロ
ック作成部２において、8kHzフレーム信号とハイウェイ
データビットエレメント信号を含むハイウェイクロック
1eより送信タイムスロット選択クロック2aを作成し、該
クロック2aによりアドレス発生部６で送信パターン発生
ROM10のアドレスを00H〜FFHまでカウントアップし、そ
れぞれのエリアに格納されている重複しない８ビットデ
ータを読み出す。送信パターンとして本例では‘FF'‘F
E'‘FD'…‘00'の順に格納されており、該データはLSB
より送出される。送信パターン発生ROM10より読み出さ
れたパターンデータはP/S変換部３で直列変換された
後、送信タイムスロット選択クロック2aにより指定され
たタイムスロットに乗せて回線側ハイウェイ1cに送出す
る。この動作を第３図に示す。
第３図は第１図のTSSI検証原理説明用のタイミングチ
ャートである。第３図において、パターン送信動作につ
いては8kHzフレーム信号とタイムスロット番号と回線側
ハイウェイ1c上データと送信タイムスロット選択クロッ
ク2aのタイミングが示される。この動作では送信タイム
スロットとして回線側ハイウェイ1c上でのタイムスロッ
ト番号0,2,4,6,8,10を指定している。ここで‘FF'〜‘0
0'までの256バイト分のデータ送出が完了したら、アド
レス発生部６は送信パターン発生ROM10のアドレスカウ
ントアップを停止して、パターン読み出し動作を終了す
る。これにより６タイムスロットから成るマルチスロッ
トパス上に‘FF'〜‘00'までの重複しない256バイト分
データの送出が可能となる。
ャートである。第３図において、パターン送信動作につ
いては8kHzフレーム信号とタイムスロット番号と回線側
ハイウェイ1c上データと送信タイムスロット選択クロッ
ク2aのタイミングが示される。この動作では送信タイム
スロットとして回線側ハイウェイ1c上でのタイムスロッ
ト番号0,2,4,6,8,10を指定している。ここで‘FF'〜‘0
0'までの256バイト分のデータ送出が完了したら、アド
レス発生部６は送信パターン発生ROM10のアドレスカウ
ントアップを停止して、パターン読み出し動作を終了す
る。これにより６タイムスロットから成るマルチスロッ
トパス上に‘FF'〜‘00'までの重複しない256バイト分
データの送出が可能となる。
第３図において、パターン受信動作については8kHzフ
レーム信号とタイムスロット番号と回線側ハイウェイ1d
上データと受信タイムスロット選択クロック2bのタイミ
ングが示される。この動作では受信タイムスロットとし
て回線側ハイウェイ1d上でのタイムスロット番号1,3,5,
7,9,11を指定している。第１図のパターン受信動作とし
ては、この受信タイムスロット選択クロック2bにより指
定されたタイムスロット上に受信パターンの先頭データ
が現われた時点で、該先頭データを含む256バイト分デ
ータの受信パターン格納RAM11への書き込みにより行わ
れる。このさい回線側ハイウェイ1d上の受信タイムスロ
ット選択クロック2bにより指定されるタイムスロットデ
ータはS/P変換部４で並列変換され、先頭パターン検出
部５に入力される。この検出部５で先頭パターンたとえ
ば本例では‘FF'を検出すると、受信起動信号5aをアド
レス発生部６へ出力し、これにより受信タイムスロット
選択クロック2bに従って、受信パターン格納RAM11への
アドレスカウントアップを開始し、受信データの受信パ
ターン格納RAM11への書き込みを行う。これにより受信
パターン格納RAM11の00番地には‘FF'のタイムスロット
のデータを取り込み、以降はFF番地まで順に受信選択さ
れたタイムスロットデータを取り込む。
レーム信号とタイムスロット番号と回線側ハイウェイ1d
上データと受信タイムスロット選択クロック2bのタイミ
ングが示される。この動作では受信タイムスロットとし
て回線側ハイウェイ1d上でのタイムスロット番号1,3,5,
7,9,11を指定している。第１図のパターン受信動作とし
ては、この受信タイムスロット選択クロック2bにより指
定されたタイムスロット上に受信パターンの先頭データ
が現われた時点で、該先頭データを含む256バイト分デ
ータの受信パターン格納RAM11への書き込みにより行わ
れる。このさい回線側ハイウェイ1d上の受信タイムスロ
ット選択クロック2bにより指定されるタイムスロットデ
ータはS/P変換部４で並列変換され、先頭パターン検出
部５に入力される。この検出部５で先頭パターンたとえ
ば本例では‘FF'を検出すると、受信起動信号5aをアド
レス発生部６へ出力し、これにより受信タイムスロット
選択クロック2bに従って、受信パターン格納RAM11への
アドレスカウントアップを開始し、受信データの受信パ
ターン格納RAM11への書き込みを行う。これにより受信
パターン格納RAM11の00番地には‘FF'のタイムスロット
のデータを取り込み、以降はFF番地まで順に受信選択さ
れたタイムスロットデータを取り込む。
ここで、受信パターン格納RAM11のアドレスがFFHとな
った時点で導通試験終了となり、メモリバス切替部９は
メモリバスをCPUバス13に接続し、またアドレス発生部
６は割込み信号6aによりTC7に試験終了を通知する。こ
れによりTC7はメモリバス切替部９を介して送信パター
ン発生ROM10と受信パターン格納RAM11の00番地からFF番
地までのパターンをすべて比較照合することにより、TS
SIの検証も含めた導通試験結果を得ることができる。ま
たTC7の内部には試験開始コマンド発行から試験終了割
込み信号6a受付けまでの監視タイマが設けられており、
試験開始後に一定時間経過しても終了割り込み6aがない
場合には、先頭パターン未検出タイムアウトとして試験
結果N.G.と判断する。TC7はこれらの試験結果をCP21に
通知することにより一連の導通試験を終了する。次にデ
ータ速度変更機能を第４図により説明する。
った時点で導通試験終了となり、メモリバス切替部９は
メモリバスをCPUバス13に接続し、またアドレス発生部
６は割込み信号6aによりTC7に試験終了を通知する。こ
れによりTC7はメモリバス切替部９を介して送信パター
ン発生ROM10と受信パターン格納RAM11の00番地からFF番
地までのパターンをすべて比較照合することにより、TS
SIの検証も含めた導通試験結果を得ることができる。ま
たTC7の内部には試験開始コマンド発行から試験終了割
込み信号6a受付けまでの監視タイマが設けられており、
試験開始後に一定時間経過しても終了割り込み6aがない
場合には、先頭パターン未検出タイムアウトとして試験
結果N.G.と判断する。TC7はこれらの試験結果をCP21に
通知することにより一連の導通試験を終了する。次にデ
ータ速度変更機能を第４図により説明する。
第４図は第１図の試験速度変更機能の一実施例のブロ
ック図である。第４図において、第１図のクロック作成
部２の内部ブロック図を示し、２−１は１フレーム内タ
イムスロット数カウンタ、２−２はタイムスロット選択
パターンROM、２−３はタイムスロット指定レジスタで
ある。この構成で、ハイウェイクロック1eにより、クロ
ック作成部２の１フレーム内タイムスロット数カウンタ
２−１で１フレーム内の全タイムスロットに対してアド
レスを与える。このアドレスはタイムスロット選択パタ
ーンROM2−２に接続されており、これによりタイムスロ
ットごとにROMデータを読み出すこととなり、適当なデ
ータビットたとえば本例ではD0ビットを送信タイムスロ
ット選択クロック2aに割り当てると共に、別のデータビ
ットたとえばD1ビットを受信タイムスロット選択クロッ
ク2bに割り当てることにより、それぞれのクロック2a,2
bを作成している。したがって、上記タイムスロット選
択パターンROM2−２の上位アドレスをタイムスロット指
定レジスタ２−３に接続することにより、TC7からCPUバ
ス13を介して制御可能とし、ROM2−２内にタイムスロッ
ト選択パターンとして選択タイムスロット数の異なるパ
ターンを数面準備しておくことにより、試験データ速度
を可変することができる。これにより最大16.384Mbpsま
での任意の（64kbps×ｎ）高速データパスについて検証
可能である。最後に第２図におけるISDNのＲ点25a上で
の折返し試験について第５図ないし第７図により説明す
る。
ック図である。第４図において、第１図のクロック作成
部２の内部ブロック図を示し、２−１は１フレーム内タ
イムスロット数カウンタ、２−２はタイムスロット選択
パターンROM、２−３はタイムスロット指定レジスタで
ある。この構成で、ハイウェイクロック1eにより、クロ
ック作成部２の１フレーム内タイムスロット数カウンタ
２−１で１フレーム内の全タイムスロットに対してアド
レスを与える。このアドレスはタイムスロット選択パタ
ーンROM2−２に接続されており、これによりタイムスロ
ットごとにROMデータを読み出すこととなり、適当なデ
ータビットたとえば本例ではD0ビットを送信タイムスロ
ット選択クロック2aに割り当てると共に、別のデータビ
ットたとえばD1ビットを受信タイムスロット選択クロッ
ク2bに割り当てることにより、それぞれのクロック2a,2
bを作成している。したがって、上記タイムスロット選
択パターンROM2−２の上位アドレスをタイムスロット指
定レジスタ２−３に接続することにより、TC7からCPUバ
ス13を介して制御可能とし、ROM2−２内にタイムスロッ
ト選択パターンとして選択タイムスロット数の異なるパ
ターンを数面準備しておくことにより、試験データ速度
を可変することができる。これにより最大16.384Mbpsま
での任意の（64kbps×ｎ）高速データパスについて検証
可能である。最後に第２図におけるISDNのＲ点25a上で
の折返し試験について第５図ないし第７図により説明す
る。
第５図は第１図の第２図における既存端末接続点であ
るISDNのＲ点25aの折返し試験時のビットインテグリテ
ィ乱れ説明用のタイムチャートである。第５図におい
て、ISDNのＲ点25aの折返し試験時の回線側ハイウェイ1
c上データと、端末インタフェースＲ点25a上データと、
回線側ハイウェイ1d上データのタイミングを示す。この
場合に第５図に示すように送信回線側ハイウェイ1cのデ
ータが8kHzフレーム信号の届かない一般端末インタフェ
ースＲ点で折り返ってきた時に、ビットインテグリティ
が乱れてしまい、受信回線側ハイウェイ1dのタイムスロ
ット内でビットずれを発生する可能性がある。したがっ
てＲ点での折り返し導通試験を行うには、上記ビットず
れを補正して受信パターンのチェックを行う機能が必要
となる。
るISDNのＲ点25aの折返し試験時のビットインテグリテ
ィ乱れ説明用のタイムチャートである。第５図におい
て、ISDNのＲ点25aの折返し試験時の回線側ハイウェイ1
c上データと、端末インタフェースＲ点25a上データと、
回線側ハイウェイ1d上データのタイミングを示す。この
場合に第５図に示すように送信回線側ハイウェイ1cのデ
ータが8kHzフレーム信号の届かない一般端末インタフェ
ースＲ点で折り返ってきた時に、ビットインテグリティ
が乱れてしまい、受信回線側ハイウェイ1dのタイムスロ
ット内でビットずれを発生する可能性がある。したがっ
てＲ点での折り返し導通試験を行うには、上記ビットず
れを補正して受信パターンのチェックを行う機能が必要
となる。
第１図において、Ｒ点折り返し試験に先立ち、TC7に
より次の設定を行う。まず、アドレス発生部６に対し
て、送信パターン発生ROM10へのアドレスがFFHとなった
場合に、また続けて00Hからデータを読み出すようにし
て、‘FF'〜‘00'の256バイトデータを繰り返し送出す
るように設定する。また受信パターン格納RAM11へのア
ドレスをFFHから1FFHに拡張し、512バイト受信完了後に
TC7に割込み信号6aが発生するように設定する。上記ビ
ットずれによる先頭パターン未検出を防ぐため、受信起
動信号5a発生をTC7からのコマンド操作に切り替える。
これらの設定はいずれもコマンド作成部12によりTC7の
命令で実行される。つぎに上記Ｒ点試験モード設定完了
後に、TC7は試験コマンドを発行して、送信パターンデ
ータを送信パターン発生ROM10より連続送出する。一定
時間経過後に受信起動信号5a発生コマンドにより受信動
作を開始させる。これにより第２図のＲ点で折り返して
きたデータ512バイト分が受信パターン格納RAM11に書き
込まれ、そのメモリアドレスが1FFHとなった時点で終了
割込み信号6aが発生し、TC7がパターンチェック動作を
開始する。ここで受信パターン格納RAM11内データはビ
ットずれが発生しており、これを補正しながら送信パタ
ーン発生ROM10内データとコンペアチェックする。次に
第６図および第７図により実施例を示す。
より次の設定を行う。まず、アドレス発生部６に対し
て、送信パターン発生ROM10へのアドレスがFFHとなった
場合に、また続けて00Hからデータを読み出すようにし
て、‘FF'〜‘00'の256バイトデータを繰り返し送出す
るように設定する。また受信パターン格納RAM11へのア
ドレスをFFHから1FFHに拡張し、512バイト受信完了後に
TC7に割込み信号6aが発生するように設定する。上記ビ
ットずれによる先頭パターン未検出を防ぐため、受信起
動信号5a発生をTC7からのコマンド操作に切り替える。
これらの設定はいずれもコマンド作成部12によりTC7の
命令で実行される。つぎに上記Ｒ点試験モード設定完了
後に、TC7は試験コマンドを発行して、送信パターンデ
ータを送信パターン発生ROM10より連続送出する。一定
時間経過後に受信起動信号5a発生コマンドにより受信動
作を開始させる。これにより第２図のＲ点で折り返して
きたデータ512バイト分が受信パターン格納RAM11に書き
込まれ、そのメモリアドレスが1FFHとなった時点で終了
割込み信号6aが発生し、TC7がパターンチェック動作を
開始する。ここで受信パターン格納RAM11内データはビ
ットずれが発生しており、これを補正しながら送信パタ
ーン発生ROM10内データとコンペアチェックする。次に
第６図および第７図により実施例を示す。
第６図は第１図のＲ点折返し受信パターンにおける先
頭データ検出手順説明用のタイミングチャートである。
第７図は第１図のＲ点折返しデータの検証フロー図であ
る。第７図において、パターン受信終了すると、まずTC
7は第６図のＲ点折返し受信パターンの‘00'パターンを
受信パターン格納RAM11の先頭エリアよりサーチする
（処理71）。ここでビットずれの最大値は７であるが、
正常に受信されていれば第６図に示すように‘01'と‘0
0'の間で必ずＮ番地に‘00'パターンを検出できる。検
出できない場合には試験結果N.G.と判定する（処理7
2）。Ｎ番地に‘00'を検出したら、Ｎ＋1,N＋２番地の
データを続けてリードし（処理73）、ビットシフト操作
により試験パターンの先頭データ‘FF'を検出する。‘F
F'検出不可の場合には試験結果N.G.と判定する（処理7
4）。第６図の例ではビットシフト数は右方向に２であ
り、このビットシフト数情報をセーブしておく（処理7
5）。以下同様にＮ＋2,N＋３番地の２バイトデータ、つ
ぎにＮ＋3,N＋４の２バイトデータというように２バイ
トずつ読み出し、ビットシフト数でデータを補正しなが
ら、‘FF',‘FD',‘FC',…と255バイトのパターンチェ
ックを行う（処理76）。これにより本導通試験方法をIS
DNのＲ点にまで拡張できる。
頭データ検出手順説明用のタイミングチャートである。
第７図は第１図のＲ点折返しデータの検証フロー図であ
る。第７図において、パターン受信終了すると、まずTC
7は第６図のＲ点折返し受信パターンの‘00'パターンを
受信パターン格納RAM11の先頭エリアよりサーチする
（処理71）。ここでビットずれの最大値は７であるが、
正常に受信されていれば第６図に示すように‘01'と‘0
0'の間で必ずＮ番地に‘00'パターンを検出できる。検
出できない場合には試験結果N.G.と判定する（処理7
2）。Ｎ番地に‘00'を検出したら、Ｎ＋1,N＋２番地の
データを続けてリードし（処理73）、ビットシフト操作
により試験パターンの先頭データ‘FF'を検出する。‘F
F'検出不可の場合には試験結果N.G.と判定する（処理7
4）。第６図の例ではビットシフト数は右方向に２であ
り、このビットシフト数情報をセーブしておく（処理7
5）。以下同様にＮ＋2,N＋３番地の２バイトデータ、つ
ぎにＮ＋3,N＋４の２バイトデータというように２バイ
トずつ読み出し、ビットシフト数でデータを補正しなが
ら、‘FF',‘FD',‘FC',…と255バイトのパターンチェ
ックを行う（処理76）。これにより本導通試験方法をIS
DNのＲ点にまで拡張できる。
本発明によれば、マルチタイムスロットパスを構成す
るタイムスロットごとに異なるパターンデータを割り当
てることにより、TSSIの検証を含めた64kbps×ｎの高速
データパスの導通試験ができる効果がある。
るタイムスロットごとに異なるパターンデータを割り当
てることにより、TSSIの検証を含めた64kbps×ｎの高速
データパスの導通試験ができる効果がある。
また、ISDNの既存端末まで含めた範囲にまで本導通試
験を拡張できる効果がある。
験を拡張できる効果がある。
第１図は本発明による導通試験方法の一実施例を示す導
通試験装置のブロック図、第２図は第１図の導通試験ル
ート説明用中継方式図、第３図は第１図のTSSI検証原理
説明用タイミングチャート、第４図は第１図の試験速度
変更機能の一実施例のブロック図、第５図は第１図の既
存端末接続点（ISDNのＲ点）折返し試験時のビットイン
テグリティ乱れ説明用タイミングチャート、第６図は第
１図のＲ点折返し受信パターンの先頭データ検出手順説
明用タイミングチャート、第７図は第１図のＲ点折返し
データ検証フロー図である。 １……サブスイッチ、1a,1b……通話路ハイウェイ、1c,
1d……回線側ハイウェイ、1e……ハイウェイクロック、
２……クロック作成部、2a,2b……タイムスロット選択
クロック、３……P/S変換部、４……S/P変換部、５……
先頭パターン検出部、5a……受信起動信号、６……アド
レス発生部、6a……割込み信号、７……TC、８……CP通
信部、９……メモリバス切替部、10……送信パターン発
生ROM、11……受信パターン格納RAM、12……コマンド作
成部、13……CPUバス、21……CP、22……メインスイッ
チ、22a……通話路ハイウェイ、23……導通試験装置、2
4……ISDN1次群インタフェース装置、24a……Ｓ点、25
……TA、25a……Ｒ点、26……DTE。
通試験装置のブロック図、第２図は第１図の導通試験ル
ート説明用中継方式図、第３図は第１図のTSSI検証原理
説明用タイミングチャート、第４図は第１図の試験速度
変更機能の一実施例のブロック図、第５図は第１図の既
存端末接続点（ISDNのＲ点）折返し試験時のビットイン
テグリティ乱れ説明用タイミングチャート、第６図は第
１図のＲ点折返し受信パターンの先頭データ検出手順説
明用タイミングチャート、第７図は第１図のＲ点折返し
データ検証フロー図である。 １……サブスイッチ、1a,1b……通話路ハイウェイ、1c,
1d……回線側ハイウェイ、1e……ハイウェイクロック、
２……クロック作成部、2a,2b……タイムスロット選択
クロック、３……P/S変換部、４……S/P変換部、５……
先頭パターン検出部、5a……受信起動信号、６……アド
レス発生部、6a……割込み信号、７……TC、８……CP通
信部、９……メモリバス切替部、10……送信パターン発
生ROM、11……受信パターン格納RAM、12……コマンド作
成部、13……CPUバス、21……CP、22……メインスイッ
チ、22a……通話路ハイウェイ、23……導通試験装置、2
4……ISDN1次群インタフェース装置、24a……Ｓ点、25
……TA、25a……Ｒ点、26……DTE。
Claims (3)
- 【請求項１】時分割スイッチ装置であるメインスイッチ
と、通話路ハイウェイインタフェース用時分割スイッチ
であるサブスイッチおよび回線制御等を行うマイクロプ
ロセッサであるTCを内蔵する端末インタフェース装置
と、上記メインスイッチ制御およびTCを介してのサブス
イッチ制御による交換接続や呼処理等を司どる中央制御
プロセッサであるCPなどから構成される時分割交換機に
おいて、64kbps×ｎ（ｎ２）の高速端末データ変換接
続を８ビット構成のタイムスロットをフレーム内で複数
使用して実現する際に、送信部がサブスイッチの回線側
つまりメインスイッチインタフェースの反対側よりマル
チスロットを構成する各タイムスロットごとに重複する
ことのない８ビットデータを256タイムスロット分のみ
送出し、受信側では同様にサブスイッチの回線側にて上
記256タイムスロットを検出して送信256バイトデータと
の順序性も含めたパターンチェックを行い、交換機内の
TSSI保証も含めたマルチスロットパスの検証を行うこと
を特徴とする導通試験方法。 - 【請求項２】上記サブスイッチの回線側ハイウェイの１
フレーム内送受信タイムスロット数を可変とすることに
より、最大16.384Mbpsまでの任意の64kbps×ｎの高速デ
ータパスについて検証可能であることを特徴とする請求
項１記載の導通試験方法。 - 【請求項３】上記256タイムスロット分データを連続繰
り返して送出し、受信部では受信パターンデータのビッ
ト列のずれを補正して送信パターンと照合する機能を有
することにより、タイムスロット内ビット構成を保証す
る交換機の8kHzフレームタイミングの及ばないインタフ
ェース上での折り返し試験が可能であることを特徴とす
る請求項１記載の導通試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299789A JP2554179B2 (ja) | 1989-11-20 | 1989-11-20 | 導通試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299789A JP2554179B2 (ja) | 1989-11-20 | 1989-11-20 | 導通試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160856A JPH03160856A (ja) | 1991-07-10 |
| JP2554179B2 true JP2554179B2 (ja) | 1996-11-13 |
Family
ID=17876959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299789A Expired - Fee Related JP2554179B2 (ja) | 1989-11-20 | 1989-11-20 | 導通試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554179B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071470A (ja) * | 2006-09-13 | 2008-03-27 | Hynix Semiconductor Inc | データ入出力エラー検出機能を有する半導体メモリ装置 |
-
1989
- 1989-11-20 JP JP1299789A patent/JP2554179B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008071470A (ja) * | 2006-09-13 | 2008-03-27 | Hynix Semiconductor Inc | データ入出力エラー検出機能を有する半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160856A (ja) | 1991-07-10 |
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|---|---|---|---|
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