JPH03160856A - 導通試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は６４ｋｂｐｓ　Ｘ　ｎ　（　ｎ≧２）の高速デ
ータを複数タイムスロット使用して交換接続する電子交
換機のマルチスロットパスの導通試験方広に関する． 〔従来の技術〕 従来の電子交換機においては音声の６４ｋｂｐｓ以下の
低速端末データの交換が主流であったため、通話路ハイ
ウェイ上の１タイムスロットを使用した６４ｋｂｐｓ単
位のバスを接続するのみであり，したがってその導通試
験方法は例えばそのタイムスロットに８ビットから成る
特定パターンを送出し、受信側にてパターンチェックを
行い、導通の有無を確認する手法が一般的であった． 〔発明が解決しようとする課題〕 上記従来技術はハイウェイ上の１フレーム内の複数タイ
ムスロットを使用したパスにおいて該タイムスロット群
のＴ　Ｓ　Ｓ　Ｉ　　（ＴｉＩＩｅ　Ｓｌｏｔ　Ｓａｑ
ｕｅｎｃａＩｎｔ８ｇｒｉｔｙ　：　タイムスロットの
時間順序保存）の検証ができないという問題があった． 本発明は電子交換機のマルチスロットバスの導通および
ＴＳＳＩの検証を可能とすることを目的としており、ま
たマルチスロット数可変とした任意速度のバスの試験を
可能とし、さらに交換機の８ｋＨｚフレーム構或の及ば
ない一般端末インタフェース上まで含めたバスの検証が
可能な導通試験方法を提伏することを目的とする． 〔課題を解決するための手段〕 上記［１的を達或するために，本発明による導通試験方
法は通話路ハイウェイインタフェース用時分割スイッチ
（以下にサブスイッチと称する）の回線側より、マルチ
スロットバスを構威するタイムスロットごとに試験パタ
ーンとして重複することのない８ビットデータを２５６
タイムスロット分のみ発生させるようにしたものである
．また、任意速度への対応のためには，時分割スイッチ
装置（以下にメインスイッチと称する）にて接続しよう
とするマルチスロット数に合わせた数だけ、データ送受
信タイムスロット数を指定可能とするタイムスロット選
択クロック発生器を設けるようにしたものである． さらに一般端末インタフェースまで含めた導通試験のた
めには，受信データのビット列のずれを補正して送信パ
ターンと照合するようにしたものである。

〔作　用〕

上記導通試験方法は、パターン発生部がサブスイッチ回
線側インタフェースハイウェイ上の１フレーム内マルチ
スロット数およびその位置（タイムスロット番号）を定
める送信タイムスロット選択クロックにより指定される
タイムスロット上に各タイムスロットごとに重複しない
８ビットデータを送出し（重複しない８ビットデータの
組み合わせは２　’　＝　２５６通りである）、受信部
では上記２５６タイムスロット分データの先頭データを
検出した時点から試験パターンの受信を開始して受信終
了後に送信パターンとの比較照合を行うようにし、この
ようにマルチスロットパスを構成するタイムスロットご
とに異なるパターンデータを与えることによりバスの導
通だけでなく該バスのＴＳＳＩの検証をも行うことがで
きる。

また、送受信タイムスロット選択クロック発生器が回線
制御等を行うマイクロプロセッサ（以下にＴ　Ｃ　：　
Ｔｅｒ’ｍｉｎａｌ　Ｃｏｎｔｒｏｌｌｅｒと称する）
からの命令によりサブスイッチ回線側ハイウェイ上の１
フレーム内の選択タイムスロット数および位置を制御可
能であり、これにより任意の速度パスに対して上記試験
の適用を可能とする。

さらに受信部ではビット列のずれを補正する機能を有し
、これにより受信パターンデータのタイムスロット内ビ
ット構或の乱れの生じる一般端末インタフェース上まで
の導通試験が可能となる．〔実施例〕 以下に本発明の実施例を第１図ないし第７図により説明
する． 第１図は本発明による導通試験方法の一実施例を示す導
通試験装置のブロック図である．第１図において、１は
導通試験用パターンデータを通話路ハイウェイｌａに接
続するサブスイッチ（インタフェース用時分割スイッチ
）、２は８　ｋＨｚフレーム信号とハイウェイデータビ
ットエレメントタイミング信号を含むハイウェイクロッ
ク１ｅよりパターンデータ送受信クロック信号２ａ，２
ｂを作成するクロック作或部、３は送信パターンデータ
を並列／直列変換して回線側ハイウェイＩＣに送出する
Ｐ／Ｓ変換部、４は回線側ハイウェイｌｄ上の受信デー
タを直列／並列変換するＳ／Ｐ変換部、５は直列／並列
変換後の受信パターンより先頭データを検出して受信動
作開始タイミングを与える先頭パターン検出部，６は送
信パターン発生ＲＯＭＩＯおよび受信パターン格納ＲＡ
ＭＩＩへそれぞれアドレスを与えるアドレス発生部，７
は４通試験装置の制御およびＣ　Ｐ　（Ｃｅｎｔｒａｌ
　Ｐｒｏｃｅｓｓｏｒ　：中央制御プロセッサ）との通
信を行うマイクロプロセッサであるＴＣ　（Ｔｅｒｍｉ
ｎａｌ　Ｃｏｎｔｒｏｌｌｅｒ：端末制御装ＩＩ）．　
８はＴＣとＣＰの通信制御装置であるＣＰ通信部、９は
送信および受信川メモリエリアのアドレスバスとデータ
パスとコントロールバスをＴＣのＣＰＵバスｌ３あるい
はパターン送受信制御部のいずれかに接続制御するメモ
リバス切替部，１０は送信パターン発生ＲＯＭ，１１は
受信パターン格納ＲＡＭ．１２はＴＣの内部コマンド作
成部である． 第２図は第１図の導通試験ルート説明用の中継方式図で
ある．第２図において，２１はメインスイッチ制御およ
びＴＣを介してのサブスイッチ１制御による交換接続や
呼処理等を司どるＣＰ（中央制御プロセッサ）、２２は
メインスイッチ（時分割スイッチ装！！）、２３は第１
図の導通試験装置，２４はＩＳＤＮ１次群（２３Ｂ＋Ｄ
）インタフェース装置、２５はＴＡ　（Ｔｅｒｍｉｎａ
ｌ　Ａｄａｐｔｏｒ：端末アダプタ），２６はＤ　’Ｉ
’　Ｅ　（Ｄ　Ｔｅｒｍｉｎａｌ　Ｅｑｕｉｐｉ＋ａｎ
ｔ：既存端末装置）である．第２図において、導通試験
装Ｍ２３による導通試験開始に先立ちＣＰ２１はまずメ
インスイッチ２２を制御することにより通話路ハイウェ
イ２２ａ上にマルチスロットバスを設定する．その後に
ＣＰ２１は導通試験開始命令を発行し、試験終了後に試
験結果を得る．次に例えばＩＳＤＮ１次群インタフェー
ス装Ｉ！２４内での３８４ｋｂｐｓ　（６タイムスロッ
トバス）折り返し試験を行シ場合について説明する． 第１図において、導通試験装置２３のＴＣ７はまずＣＰ
通信部８を介してＣＰ２１からサブスイッチ１の６タイ
ムスロットバス接続情報を受信してバスを設定するとと
もに、コマンド作成部１２により試験開始コマンドを発
行する．これによりメモリパス切替部９はパターン送受
信メモリ１０．　１１のバスをＣＰＵバス１３から切り
離し、Ｐ／Ｓ変換部３とＳ／Ｐ変換部４とアドレス発生
部６等から或るパターン送受信制御部へ接続する．パタ
ーン送信動作としては、クロック作成部２において、８
ｋＨｚフレーム信号とハイウェイデータビットエレメン
ト信号を含むハイウェイクロック１ｅより送信タイムス
ロット選択クロック２ａを作成し，！ａクロック２ａに
よりアドレス発生部６で送信パターン発生ＲＯＭＩＯの
アドレスをＯＯＨ〜ＦＦ．までカウントアップし，それ
ぞれのエリアに格納されている重複しない８ビットデー
タを読み出す．送信パターンとして本例では’ＦＦ”Ｆ
Ｅ”ＦＤ’・・・゛００′の順に格納されており、該デ
ータはＬＳＢより送出される．送信パターン発生ＲＯＭ
ＩＯより読み出されたパターンデータはＰ／Ｓ変換部３
で直列変換された後、送信タイムスロット選択クロック
２ａにより指定されたタイムスロットに乗せて回線側ハ
イウェイ１ｃに送出する．この動作を第３図に示す． 第３図は第１図のＴＳＳＩ検証原理説明用のタイミング
チャートである．第３図において，パターン送信動作に
ついては８　ｋＨｚフレーム信号とタイムスロット番号
と回線側ハイウェイｌｃ上データと送信タイムスロット
選択クロック２ａのタイミングが示される．この動作で
は送信タイムスロットとして回線側ハイウェイｌｃ上で
のタイムスロット番号０，２，４，６，８．１０を指定
している．ここで’ＦＦ’〜′００′までの２５６バイ
ト分のデータ退出が完了したら、アドレス発生部６は送
信パターン発生ＲＯＭＩＯのアドレスカウントアップを
停止して、パターン読み出し動作を終了する．これによ
り６タイムスロットから成るマルチスロットパス上に’
ＦＦ’〜１００′までの重複しない２５６バイト分デー
タの送出が可能となる．第３図において、パターン受信
動作についてはＢｋｌｌｚフレーム信号とタイムスロッ
ト番号と回線側ハイウェイｌｄ上データと受信タイムス
ロット選択クロツク２ｂのタイミングが示される．この
動作では受信タイムスロットとして回線側ハイウェイ１
ｄ上でのタイムスロット番号１，３，５，７，９．１１
を指定している．第１図のパターン受信動作としては，
この受信タイムスロット選択クロック２ｂにより指定さ
れたタイムスロット上に受信パターンの先頭データが現
われた時点で，該先頭データを含む２５６バイト分デー
タの受４ｆｔパターン格納ＲＡＭＩＩへの書き込みによ
り行われる．このさい回線側ハイウェイｌｄ上の受信タ
イムスロット選択クロック２ｂにより指定されるタイム
スロットデータはＳ／Ｐ変換部４で並列変換され、先頭
パターン検出部５に入力される．この検出部５で先頭パ
ターンたとえば本例では’ＦＦ’　を検出すると、受信
起動信号５ａをアドレス発生部６へ出力し、これにより
受信タイムスロット選択クロツク２ｂに従って、受信パ
ターン格納ＲＡＭＩＩへのアドレスカウントアップを開
始し、受信データの受信パターン格納ＲＡＭＩＩへの書
′き込みを行う．これにより受信パターン格納ＲＡＭＩ
ＩのＯＯ番地には１Ｆト１のタイムスロットのデータを
取り込み，以降はＦＦ番地まで順に受信選択されたタイ
ムスロットデー夕を取り込む． ここで、受信パターン格納ＲＡＭＩＩのアドレスがＦＦ
．どなった時点で導通試験終了となり，メモリバス切替
部９はメモリバスをＣＰＵバスｌ３に接続し、またアド
レス発生部６は割込み信号６ａにより１゛Ｃ７に試験終
了を通知する．これによりＴ　Ｃ　７はメモリバス切替
部９を介して送信パターン発生ＲＯＭＩＯと受信パター
ン格納Ｒ　Ａ　ＭｌｌのＯＯ番地からＦ　Ｆ番地までの
パターンをすべて比較照合することにより、ＴＳＳＩの
検証も含めた導通試験結果を得ることができる．またＴ
Ｃ７の内部には試験開始コマンド発行から試験終了割込
み信号６８受付けまでの監視タイマが設けられており，
試験開始後に一定時間経過しても終了割り込み６ａがな
い場合には、先頭パターン未検出タイムアウトとして試
験結果Ｎ．Ｇ．と判断する。ＴＣ７はこれらの試験結果
をＣＰ２１に通知することにより一連の導通試験を終了
する．次にデータ速度変更機能を第４図により説明する
。

第４図は第１図の試験速度変更機能の一実施例のブロッ
ク図である．第４図において、第ｌ図のクロック作成部
２の内部ブロック図を示し、２−１は１フレーム内タイ
ムスロット数カウンタ、２−２はタイムスロット選択パ
ターンＲＯＭ、２−３はタイムスロット指定レジスタで
ある．この構成で、ハイウェイクロック１ｅにより、ク
ロツク作成部２の１フレーム内タイムスロット数カウン
タ２−１で１フレーム内の全タイムスロットに対してア
ドレスを与える．このアドレスはタイムスロット選択パ
ターンＲＯＭ２−２に接続されており、これによりタイ
ムスロットごとにＲＯＭデータを読み出すこととなり，
適当なデータピットたとえば本例ではＤｏビットを送信
タイムスロット選択クロツク２ａに割り当てると共に、
別のデータピットたとえばＤ，ビットを受信タイムスロ
ット選択クロック２ｂに割り当てることにより、それぞ
れのクロツク２ａ，２ｂを作威している．したがって、
上記タイムスロット選択パターンＲＯＭ２−２の上位ア
ドレスをタイムスロット指定レジスタ２−３に接続する
ことにより、ＴＣ７からＣＰＵバス１３を介して制御可
能とし，ＲＯＭ２−２内にタイムスロット選択パターン
として選択タイムスロット数の異なるパターンを数面準
備しておくことにより、試験データ速度を可変とするこ
とができる．これにより最大１６．３８４Ｍｂｐｓまで
の任意の（６４ｋｂｐｓ　Ｘ　ｎ　）高速データバスに
ついて検証可能である。最後に第２図におけるＩＳＤＮ
のＲ点２５ａ上での折返し試験について第５図ないし第
７図により説明する。

第５図は第１図の第２図における既存端末接続点である
ＩＳＤＮのＲ点２５ａの折返し試験時のピットインテグ
リテイ乱れ説明用のタイムチャートである。第５図にお
いて，ＩＳＤＮのＲ点２５ａの折返し試験時の回線側ハ
イウェイ１Ｃ上データと，端末インタフェースＲ点２５
ａ上データと、回線側ハイウェイ１ｄ上データのタイミ
ングを示す。この場合に第５図に示すように送信回線側
ハイウェイＩＣのデータが８　ｋＨｚフレーム信号の届
かない一般端末インタフェースＩく点で折り返ってきた
時に，ピットインテグリティが乱れてしまい、受信回線
側ハイウェイｌｄのタイムスロット内でビットずれを発
生する可能性がある．したがってＲ点での折り返し導通
試験を行うには，上記ビットずれを補正して受信パター
ンのチェックを行う機能が必要となる． 第１図において、Ｒ点折り返し試験に先立ち、ＴＣ７に
より次の設定を行う．まず、アドレス発生部６に対して
、送信パターン発生ＲＯＭＩＯへのアドレスがＦＦ．と
なった場合に、また続けて００ｏからデータを読み出す
ようにして、１ＦＦ′〜’ｏｏ’　の２５６バイトデー
タを繰り返し送出するように設定する．また受信パター
ン格納ＲＡＭＩＩへのアドレスをＦＦ．からＩＦＦＨに
拡張し、５１２バイト受信完了後にＴＣ７に割込み信号
６ａが発生するように設定する．上記ビットずれによる
先頭パターン未検出を防ぐため，受信起動信号５８発生
を１゛Ｃ７からのコマンド操作に切り替える．これらの
設定はいずれもコマンド作成部１２によりＴＣ７の命令
で実行される．つぎに上記Ｒ点試験モード設定完了後に
，ＴＣ７は試験コマンドを発行して、送信パターンデー
タを送信パターン発生ＲＯＭＩＯより連続送出する．一
定時間経過後に受信起動信号５８発生コマンドにより受
信動作を開始させる．これにより第２図のＲ点で折り返
してきたデータ５１２バイト分が受信パターン格納ＲＡ
ＭＩＩに書き込まれ，そのメモリアドレスがＩＦＦ．ど
なった時点で終了割込み信号６ａが発生し、ＴＣ７がパ
ターンチェック動作を開始する．ここで受信パターン格
納ＲＡＭＩＩ内データはビットずれが発生しており，こ
れを補正しながら送信パターン発生ＲＯＭＩＯ内データ
とコンベアチェックする．次に第６図および第７図によ
り実施例を示す．第６図は第１図のＲ点折返し受信パタ
ーンにおける先頭データ検出手順説明用のタイミングチ
ャートである．第７図は第１図のＲ点折返しデータの検
証フロー図である。第７図において、パターン受信終了
すると、まずＴＣ７は第６図のＲ点折返し受信パターン
の′００′パターンを受信パターン格納ＲＡＭＩＩの先
頭エリアよりサーチする（処理７ｌ）．ここでビットず
れの最大値は７であるが、正常に受信されていれば第６
図に示すように’０１’　と’ｏ　ｏ’の間で必ずＮ番
地に’ｏ　ｏ’パターンを検出できる．検出できない場
合には試験結果Ｎ．Ｇ．と判定する（処理７２）．　Ｎ
番地に′００′を検出したら、Ｎ＋１，Ｎ＋２番地のデ
ータを続けてリードし（処理７３）、ビットシフト操作
により試験パターンの先頭データ’ＦＦ″を検出する．
“ＦＦ’検出不可の場合には試験結果Ｎ．Ｇ．と判定す
る（処理７４）．第６図の例ではビットシフト数は右方
向に２であり、このビットシフト数情報をセーブしてお
く（処理７５）．以下同様にＮ＋２，Ｎ＋３番地の２バ
イトデータ、つぎにＮ＋３，Ｎ＋４の２バイトデータと
いうように２バイトずつ読み出し、ビットシフト数でデ
ータを補正しながら、’ＦＥ”ＦＤ”ＦＣ’，・・・と
２５５バイトのパターンチェックを行う（処理７６）．
これにより本導通試験方法をＩＳＤＮのＲ点にまで拡張
できる． 〔発明の効果〕 本発明によれば，マルチタイムスロットバスを構或する
タイムスロットごとに異なるパターンデータを割り当て
ることにより、ＴＳＳＩの検証を含めた６４ｋｂｐｓＸ
　ｎの高速データバスの導通試験ができる効果がある． また、ＩＳＤＮの既存端末まで含めた範囲にまで本導通
試験を拡張できる効果がある。

【図面の簡単な説明】

Claims (1)

1. 【特許請求の範囲】 １、時分割スイッチ装置であるメインスイッチと、通話
   路ハイウェイインタフェース用時分割スイッチであるサ
   ブスイッチおよび回線制御等を行うマイクロプロセッサ
   であるＴＣを内蔵する端末インタフェース装置と、上記
   メインスイッチ制御およびＴＣを介してのサブスイッチ
   制御による交換接続や呼処理等を司どる中央制御プロセ
   ッサであるＣＰなどから構成される時分割交換機におい
   て、６４ｋｂｐｓ×ｎ（ｎ≧２）の高速端末データ交換
   接続を８ビット構成のタイムスロットをフレーム内で複
   数使用して実現する際に、送信部がサブスイッチの回線
   側つまりメインスイッチインタフェースの反対側よりマ
   ルチスロットを構成する各タイムスロットごとに重複す
   ることのない８ビットデータを２５６タイムスロット分
   のみ送出し、受信側では同様にサブスイッチの回線側に
   て上記２５６タイムスロットを検出して送信２５６バイ
   トデータとの順序性も含めたパターンチェックを行い、
   交換機内のＴＳＳＩ保証も含めたマルチスロットパスの
   検証を行うことを特徴とする導通試験方法。 ２、上記サブスイッチの回線側ハイウェイの１フレーム
   内送受信タイムスロット数を可変とすることにより、最
   大１６．３８４Ｍｂｐｓまでの任意の６４ｋｂｐｓ×ｎ
   の高速データパスについて検証可能であることを特徴と
   する請求項１記載の導通試験方法。 ３、上記２５６タイムスロット分データを連続繰り返し
   て送出し、受信部では受信パターンデータのビット列の
   ずれを補正して送信パターンと照合する機能を有するこ
   とにより、タイムスロット内ビット構成を保証する交換
   機の８ｋＨｚフレームタイミングの及ばないインタフェ
   ース上での折り返し試験が可能であることを特徴とする
   請求項１記載の導通試験方法。