JP2500792B2 - シリアル通信制御方式 - Google Patents
シリアル通信制御方式Info
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- JP2500792B2 JP2500792B2 JP5303060A JP30306093A JP2500792B2 JP 2500792 B2 JP2500792 B2 JP 2500792B2 JP 5303060 A JP5303060 A JP 5303060A JP 30306093 A JP30306093 A JP 30306093A JP 2500792 B2 JP2500792 B2 JP 2500792B2
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Description
【０００１】
【産業上の利用分野】本発明は通信装置内の各機能を実
現するファンクションブロックに対してＣＰＵ部からシ
リアル通信でデータ値を設定するための制御をするシリ
アル通信制御方式に関する。
現するファンクションブロックに対してＣＰＵ部からシ
リアル通信でデータ値を設定するための制御をするシリ
アル通信制御方式に関する。
【０００２】
【従来の技術】従来、通信装置に適用されているこの種
のシリアル通信による制御方式は、図２の構成を取って
いた。図２のシリアル通信による制御方式は、ＣＰＵ盤
１０１と、通信装置としての機能である主信号の処理等
を行う運用系のファンクションブロック１０２と、ファ
ンクションブロック１０２と同様の機能を持つ予備系の
ファンクションブロック１０３とを有する。ＣＰＵ盤１
０１は、ＣＰＵ１１１とシリアルコマンド送信回路１１
２とを有する。ファンクションブロック１０２はシリア
ルコマンド受信回路１１３を有する。ファンクションブ
ロック１０３も同様のシリアルコマンド受信回路１１３
を有している。
のシリアル通信による制御方式は、図２の構成を取って
いた。図２のシリアル通信による制御方式は、ＣＰＵ盤
１０１と、通信装置としての機能である主信号の処理等
を行う運用系のファンクションブロック１０２と、ファ
ンクションブロック１０２と同様の機能を持つ予備系の
ファンクションブロック１０３とを有する。ＣＰＵ盤１
０１は、ＣＰＵ１１１とシリアルコマンド送信回路１１
２とを有する。ファンクションブロック１０２はシリア
ルコマンド受信回路１１３を有する。ファンクションブ
ロック１０３も同様のシリアルコマンド受信回路１１３
を有している。
【０００３】以下に動作について説明する。
【０００４】ファンクションブロック１０２、１０３は
通信装置において主要機能である主信号処理などを行う
部分である。この主信号処理を行うために必要な各種デ
ータの設定処理をＣＰＵ盤１０１から行うことになる。
ＣＰＵ盤１０１からファンクションブロック１０２，１
０３へのデータ設定はシリアル通信によって行われ、図
３に示す信号フォーマットのシリアルデータ（即ち、シ
リアルコマンド）がＣＰＵ盤１０１のシリアルコマンド
送信回路１１２からファンクションブロック１０２、１
０３の各々のシリアルコマンド受信回路１１３に送信さ
れる。図３のシリアル通信フォーマットのアドレス部に
は設定の対象となる各ファンクションブロック単位にユ
ニークに割当てられたユニーク値（即ち、アドレス値）
の一方がＣＰＵ１１１によって設定される。データ部に
はＣＰＵ１１１が当該ファンクションブロックに設定し
たいデータ値が挿入されることになる。このシリアルデ
ータをＣＰＵ盤１０１から送信すると、ファンクション
ブック１０２及び１０３の各々では、シリアルデータか
らユニーク値（即ち、アドレス値）の読出を行い、予め
決められている自分のアドレス値（ユニーク値）と一致
しているかどうかを比較器１１４で比較する。シリアル
データのアドレス値が一致していた場合に限りシリアル
データのデータ部の値をレジスタ１１５に取り込む。こ
のレジスタ１１５の値がファンクションブロック内の各
種設定のために使われることになる。
通信装置において主要機能である主信号処理などを行う
部分である。この主信号処理を行うために必要な各種デ
ータの設定処理をＣＰＵ盤１０１から行うことになる。
ＣＰＵ盤１０１からファンクションブロック１０２，１
０３へのデータ設定はシリアル通信によって行われ、図
３に示す信号フォーマットのシリアルデータ（即ち、シ
リアルコマンド）がＣＰＵ盤１０１のシリアルコマンド
送信回路１１２からファンクションブロック１０２、１
０３の各々のシリアルコマンド受信回路１１３に送信さ
れる。図３のシリアル通信フォーマットのアドレス部に
は設定の対象となる各ファンクションブロック単位にユ
ニークに割当てられたユニーク値（即ち、アドレス値）
の一方がＣＰＵ１１１によって設定される。データ部に
はＣＰＵ１１１が当該ファンクションブロックに設定し
たいデータ値が挿入されることになる。このシリアルデ
ータをＣＰＵ盤１０１から送信すると、ファンクション
ブック１０２及び１０３の各々では、シリアルデータか
らユニーク値（即ち、アドレス値）の読出を行い、予め
決められている自分のアドレス値（ユニーク値）と一致
しているかどうかを比較器１１４で比較する。シリアル
データのアドレス値が一致していた場合に限りシリアル
データのデータ部の値をレジスタ１１５に取り込む。こ
のレジスタ１１５の値がファンクションブロック内の各
種設定のために使われることになる。
【０００５】本従来技術においてはファンクションブロ
ック１０２とファンクションブロック１０３が冗長構成
を取っていて、同じデータを二つのファンクシヨンブロ
ック１０２及び１０３にＣＰＵ１１１が設定する場合に
も個々のアドレスをつけたシリアルデータを別々に送信
することになる。
ック１０２とファンクションブロック１０３が冗長構成
を取っていて、同じデータを二つのファンクシヨンブロ
ック１０２及び１０３にＣＰＵ１１１が設定する場合に
も個々のアドレスをつけたシリアルデータを別々に送信
することになる。
【０００６】
【発明が解決しようとする課題】上述した従来のシリア
ル通信制御方式では、本シリアル通信制御の立上時或い
は電源の全断からの復旧時にＣＰＵ１１１がファンクシ
ョンブロック１０２及び１０３を立ち上げるためにファ
ンクションブロック単位にシリアルデータを送信しなけ
ればならず、ファンクションブロックが冗長構成を取っ
ている場合にも同じデータを別のアドレスをつけた別の
パケットとして送信しなければならず、設定の処理時間
がかかるという欠点を有していた。
ル通信制御方式では、本シリアル通信制御の立上時或い
は電源の全断からの復旧時にＣＰＵ１１１がファンクシ
ョンブロック１０２及び１０３を立ち上げるためにファ
ンクションブロック単位にシリアルデータを送信しなけ
ればならず、ファンクションブロックが冗長構成を取っ
ている場合にも同じデータを別のアドレスをつけた別の
パケットとして送信しなければならず、設定の処理時間
がかかるという欠点を有していた。
【０００７】本発明の課題は、上記欠点を除去し、本シ
リアル通信制御方式の立上（電源の全断からの復旧も含
む）時のデータ設定の処理時間を短縮できるシリアル通
信制御方式を提供することにある。
リアル通信制御方式の立上（電源の全断からの復旧も含
む）時のデータ設定の処理時間を短縮できるシリアル通
信制御方式を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば、第１及
び第２のファンクションブロックと、前記第１及び前記
第２のファンクションブロックに対して、アドレス部と
データ部から構成されるフォーマットのシリアルデータ
を送信するＣＰＵ部とを備え、前記第１及び前記第２の
ファンクションブロックでは、予め設定されたアドレス
値と前記シリアルデータの前記アドレス部のアドレス値
が同一の場合にシリアルデータのデータ部のデータ値を
取り込むシリアル通信を用いたシリアル通信制御方式に
おいて、前記第１及び前記第２のファンクションブロッ
クに予め設定しておくアドレス値を、前記シリアル通信
制御方式の立上時には共通の値にし、立上後は前記第１
及び前記第２のファンクションブロックにそれぞれ割当
てられた互いに異なる第１及び第２のユニーク値にする
アドレス設定手段を有し、前記ＣＰＵ部は、前記立上時
には前記共通の値を前記アドレス部のアドレス値とした
前記シリアルデータを前記第１及び前記第２のファンク
ションブロックに送信し、前記立上後は、前記第１及び
前記第２のユニーク値の一方を前記アドレス部のアドレ
ス値とした前記シリアルデータを前記第１及び前記第２
のファンクションブロックに送信することを特徴とする
シリアル通信制御方式が得られる。
び第２のファンクションブロックと、前記第１及び前記
第２のファンクションブロックに対して、アドレス部と
データ部から構成されるフォーマットのシリアルデータ
を送信するＣＰＵ部とを備え、前記第１及び前記第２の
ファンクションブロックでは、予め設定されたアドレス
値と前記シリアルデータの前記アドレス部のアドレス値
が同一の場合にシリアルデータのデータ部のデータ値を
取り込むシリアル通信を用いたシリアル通信制御方式に
おいて、前記第１及び前記第２のファンクションブロッ
クに予め設定しておくアドレス値を、前記シリアル通信
制御方式の立上時には共通の値にし、立上後は前記第１
及び前記第２のファンクションブロックにそれぞれ割当
てられた互いに異なる第１及び第２のユニーク値にする
アドレス設定手段を有し、前記ＣＰＵ部は、前記立上時
には前記共通の値を前記アドレス部のアドレス値とした
前記シリアルデータを前記第１及び前記第２のファンク
ションブロックに送信し、前記立上後は、前記第１及び
前記第２のユニーク値の一方を前記アドレス部のアドレ
ス値とした前記シリアルデータを前記第１及び前記第２
のファンクションブロックに送信することを特徴とする
シリアル通信制御方式が得られる。
【０００９】更に本発明によれば、前記共通の値が前記
第１及び前記第２のユニーク値の一方に等しいことを特
徴とするシリアル通信制御方式が得られる。
第１及び前記第２のユニーク値の一方に等しいことを特
徴とするシリアル通信制御方式が得られる。
【００１０】又、本発明によれば、前記第１及び前記第
２のファンクションブロックがそれぞれ運用系及び予備
系のファンクションブロックであり、前記共通の値が前
記運用系のファンクションブロックに割当てられた前記
第１のユニーク値に等しいことを特徴とするシリアル通
信制御方式が得られる。
２のファンクションブロックがそれぞれ運用系及び予備
系のファンクションブロックであり、前記共通の値が前
記運用系のファンクションブロックに割当てられた前記
第１のユニーク値に等しいことを特徴とするシリアル通
信制御方式が得られる。
【００１１】
【実施例】図１は本発明の一実施例によるシリアル通信
制御方式を示す。
制御方式を示す。
【００１２】図１のシリアル通信制御方式は、以下の点
を除いて図１のシリアル通信制御方式と同様である。即
ち、本シリアル通信制御方式の電源投入による立上（電
源の全断からの復旧も含む）時には運用系のアドレス値
（ユニーク値）を選択し、データが設定された後には運
用系とは異なる通常の指定されたアドレス値（ユニーク
値）を選択するアドレス選択回路１１６が予備系のファ
ンクションブロック１１０３のシリアルコマンド受信部
１１３内に設けられている。換言すれば、アドレス選択
回路１１６は、運用系及び予備系のファンクションブロ
ック１０２及び１０３に予め設定しておくアドレス値
を、本シリアル通信制御方式の電源投入による立上時に
は共通の値（運用系のユニーク値）にし、立上後は運用
系及び予備系のファンクションブロック１０２及び１０
３にそれぞれ割当てられた互いに異なる運用系及び予備
系のユニーク値にするアドレス設定手段として作用す
る。
を除いて図１のシリアル通信制御方式と同様である。即
ち、本シリアル通信制御方式の電源投入による立上（電
源の全断からの復旧も含む）時には運用系のアドレス値
（ユニーク値）を選択し、データが設定された後には運
用系とは異なる通常の指定されたアドレス値（ユニーク
値）を選択するアドレス選択回路１１６が予備系のファ
ンクションブロック１１０３のシリアルコマンド受信部
１１３内に設けられている。換言すれば、アドレス選択
回路１１６は、運用系及び予備系のファンクションブロ
ック１０２及び１０３に予め設定しておくアドレス値
を、本シリアル通信制御方式の電源投入による立上時に
は共通の値（運用系のユニーク値）にし、立上後は運用
系及び予備系のファンクションブロック１０２及び１０
３にそれぞれ割当てられた互いに異なる運用系及び予備
系のユニーク値にするアドレス設定手段として作用す
る。
【００１３】次に図１の動作について説明する。
【００１４】ファンクションブロック１０２とファンク
ションブロック１０３は通信装置の主要機能である主信
号の処理を行うハードウェアブロックである。各種設定
を行うことにより、例としてクロスコネクト装置では回
線の設定が行えるようにしたり、終端装置では各種符号
化方式に設定できるような仕組みが取られている。その
設定に関しては装置に設けられているＣＰＵ盤１０１が
行うこととする。また、ファンクションブロック（運
用）１０２とファンクションブロック（予備）１０３は
冗長構成を取り、通常はファンクションブロック（運
用）１０２側が使用されていおり、ファンクションブロ
ック（運用）１０２に障害が発生した場合にはファンク
ションブロック（予備）１０３に切り替えるなどの方式
を取っている。ＣＰＵ盤１０１からファンクションブロ
ック（運用）１０２及びファンクションブロック（予
備）１０３へのデータ設定はシリアル通信によって行わ
れる。図３に示す信号フォーマットのシリアルデータが
ＣＰＵ１１１のシリアルコマンド送信回路１１２から各
ファンクションブロックのシリアルコマンド受信部１１
３に送信される。図３のシリアル通信フォーマットのア
ドレス部には設定の対象となる各ファンクションブロッ
ク単位にユニークにつけられるアドレス番号がつけられ
ており、ＣＰＵ１１１が設定したいファンクションブロ
ックのアドレス番号をこの部分に設定する。データ部に
はＣＰＵ１１１がファンクションブロックに設定したい
設定値が挿入されることになる。このシリアルデータを
ＣＰＵ盤１０１から送信する。ファンクションブロック
１０２及び１０３の各々ではシリアルデータのアドレス
値の読出を行い、予め決められている自分のアドレス値
と一致しているかどうかを比較器１１４で比較する。シ
リアルデータのアドレス値が一致していた場合に限りシ
リアルデータのデータ部の値をレジスタ１１５に取り込
む。このレジスタ１１５のデータ値が当該ファンクショ
ンブロック内の各種設定のために使われることになる。
ファンクションブロック（予備）１０３はアドレス値を
自ハードウェア内には二つ取り込み、立上時にはファン
クションブロック（運用）１０２と同じアドレス値を選
択する。また、該当の設定が終了するとファンクション
ブロック（予備）１０３のアドレス選択回路１１６がフ
ァンクションブロック（運用）１０２と異なるアドレス
値を選択するようにする。これにより、ＣＰＵ１１１は
冗長構成を持つ二つのファンクションブロック１０２及
び１０３に対して立上時には同一のパケットデータで運
用・予備二つのファンクションブロック１０２及び１０
３への設定が可能となる。通常冗長構成を取る複数のフ
ァンクションブロックに対しては同じ設定情報を設定し
なければならない場合が非常に多い。そのため本方式を
採用していれば、冗長構成を取っているファンクション
ブロック１０２及び１０３に対してＣＰＵ盤１０１が送
信するシリアルデータの数を減らすことが可能となる。
これにより、ＣＰＵ１０１から同時期に大量のシリアル
データを送信しなければならない電源断からの通信装置
の復旧などの場合にシリアルデータの送信を従来技術に
比較して削減することができ、立上処理を短時間に実現
することが可能となる。また、立上処理が終了とするＣ
ＰＵ１１１からの制御によりファンクションブロック
（予備）１０３は運用系と異なるアドレスを選択し、運
用・予備個別の設定が可能となる。
ションブロック１０３は通信装置の主要機能である主信
号の処理を行うハードウェアブロックである。各種設定
を行うことにより、例としてクロスコネクト装置では回
線の設定が行えるようにしたり、終端装置では各種符号
化方式に設定できるような仕組みが取られている。その
設定に関しては装置に設けられているＣＰＵ盤１０１が
行うこととする。また、ファンクションブロック（運
用）１０２とファンクションブロック（予備）１０３は
冗長構成を取り、通常はファンクションブロック（運
用）１０２側が使用されていおり、ファンクションブロ
ック（運用）１０２に障害が発生した場合にはファンク
ションブロック（予備）１０３に切り替えるなどの方式
を取っている。ＣＰＵ盤１０１からファンクションブロ
ック（運用）１０２及びファンクションブロック（予
備）１０３へのデータ設定はシリアル通信によって行わ
れる。図３に示す信号フォーマットのシリアルデータが
ＣＰＵ１１１のシリアルコマンド送信回路１１２から各
ファンクションブロックのシリアルコマンド受信部１１
３に送信される。図３のシリアル通信フォーマットのア
ドレス部には設定の対象となる各ファンクションブロッ
ク単位にユニークにつけられるアドレス番号がつけられ
ており、ＣＰＵ１１１が設定したいファンクションブロ
ックのアドレス番号をこの部分に設定する。データ部に
はＣＰＵ１１１がファンクションブロックに設定したい
設定値が挿入されることになる。このシリアルデータを
ＣＰＵ盤１０１から送信する。ファンクションブロック
１０２及び１０３の各々ではシリアルデータのアドレス
値の読出を行い、予め決められている自分のアドレス値
と一致しているかどうかを比較器１１４で比較する。シ
リアルデータのアドレス値が一致していた場合に限りシ
リアルデータのデータ部の値をレジスタ１１５に取り込
む。このレジスタ１１５のデータ値が当該ファンクショ
ンブロック内の各種設定のために使われることになる。
ファンクションブロック（予備）１０３はアドレス値を
自ハードウェア内には二つ取り込み、立上時にはファン
クションブロック（運用）１０２と同じアドレス値を選
択する。また、該当の設定が終了するとファンクション
ブロック（予備）１０３のアドレス選択回路１１６がフ
ァンクションブロック（運用）１０２と異なるアドレス
値を選択するようにする。これにより、ＣＰＵ１１１は
冗長構成を持つ二つのファンクションブロック１０２及
び１０３に対して立上時には同一のパケットデータで運
用・予備二つのファンクションブロック１０２及び１０
３への設定が可能となる。通常冗長構成を取る複数のフ
ァンクションブロックに対しては同じ設定情報を設定し
なければならない場合が非常に多い。そのため本方式を
採用していれば、冗長構成を取っているファンクション
ブロック１０２及び１０３に対してＣＰＵ盤１０１が送
信するシリアルデータの数を減らすことが可能となる。
これにより、ＣＰＵ１０１から同時期に大量のシリアル
データを送信しなければならない電源断からの通信装置
の復旧などの場合にシリアルデータの送信を従来技術に
比較して削減することができ、立上処理を短時間に実現
することが可能となる。また、立上処理が終了とするＣ
ＰＵ１１１からの制御によりファンクションブロック
（予備）１０３は運用系と異なるアドレスを選択し、運
用・予備個別の設定が可能となる。
【００１５】
【発明の効果】以上説明したように本発明によれば、本
シリアル通信制御方式の立上（電源の全断からの復旧も
含む）時のデータ設定の処理時間を短縮できるシリアル
通信制御方式が得られる。
シリアル通信制御方式の立上（電源の全断からの復旧も
含む）時のデータ設定の処理時間を短縮できるシリアル
通信制御方式が得られる。
【図１】本発明のシリアル通信制御方式のブロック図で
ある。
ある。
【図２】従来の一実施例によるシリアル通信制御方式の
ブロック図である。
ブロック図である。
【図３】図１及び図２のシリアル通信制御方式において
用いられるシリアルデータの信号フォーマットを説明す
るための図である。
用いられるシリアルデータの信号フォーマットを説明す
るための図である。
１０１ ＣＰＵ盤 １０２ ファンクションブロック（運用） １０３ ファンクションブロック（予備） １１１ ＣＰＵ １１２ シリアルコマンド送信回路 １１３ シリアルコマンド受信部 １１４ 比較器 １１５ レジスタ １１６ アドレス選択回路
Claims (3)
- 【請求項１】 第１及び第２のファンクションブロック
と、前記第１及び前記第２のファンクションブロックに
対して、アドレス部とデータ部から構成されるフォーマ
ットのシリアルデータを送信するＣＰＵ部とを備え、前
記第１及び前記第２のファンクションブロックでは、予
め設定されたアドレス値と前記シリアルデータの前記ア
ドレス部のアドレス値が同一の場合にシリアルデータの
データ部のデータ値を取り込むシリアル通信を用いたシ
リアル通信制御方式において、前記第１及び前記第２の
ファンクションブロックに予め設定しておくアドレス値
を、前記シリアル通信制御方式の立上時には共通の値に
し、立上後は前記第１及び前記第２のファンクションブ
ロックにそれぞれ割当てられた互いに異なる第１及び第
２のユニーク値にするアドレス設定手段を有し、前記Ｃ
ＰＵ部は、前記立上時には前記共通の値を前記アドレス
部のアドレス値とした前記シリアルデータを前記第１及
び前記第２のファンクションブロックに送信し、前記立
上後は、前記第１及び前記第２のユニーク値の一方を前
記アドレス部のアドレス値とした前記シリアルデータを
前記第１及び前記第２のファンクションブロックに送信
することを特徴とするシリアル通信制御方式。 - 【請求項２】 前記共通の値が前記第１及び前記第２の
ユニーク値の一方に等しいことを特徴とする請求項１に
記載のシリアル通信制御方式。 - 【請求項３】 前記第１及び前記第２のファンクション
ブロックがそれぞれ運用系及び予備系のファンクション
ブロックであり、前記共通の値が前記運用系のファンク
ションブロックに割当てられた前記第１のユニーク値に
等しいことを特徴とする請求項１に記載のシリアル通信
制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303060A JP2500792B2 (ja) | 1993-12-02 | 1993-12-02 | シリアル通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5303060A JP2500792B2 (ja) | 1993-12-02 | 1993-12-02 | シリアル通信制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07162482A JPH07162482A (ja) | 1995-06-23 |
| JP2500792B2 true JP2500792B2 (ja) | 1996-05-29 |
Family
ID=17916427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5303060A Expired - Fee Related JP2500792B2 (ja) | 1993-12-02 | 1993-12-02 | シリアル通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500792B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030035079A (ko) * | 2001-10-30 | 2003-05-09 | 엘지전자 주식회사 | 디바이스 컨트롤 시스템 |
-
1993
- 1993-12-02 JP JP5303060A patent/JP2500792B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07162482A (ja) | 1995-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960130 |
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