JP2952363B2 - 導通試験方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ速度が64kbps×Ｎ（N:2以上の整
数）の高速通信が、64kbpsのタイムスロットを複数使用
しデータ端末間で行われるディジタル通信システムにお
ける導通試験方法に係わり、特にデータ端末間に存在す
る通信路の少なくともその一部での複数タイムスロット
間の時間順序性が試験されるようにした導通試験方法に
関するものである。

［従来の技術］ これまでのディジタル通信システムにおいては、64kb
psの音声信号を主体とする通信が主流とされていること
から、64kbpsを基本単位とするタイムスロットは独立し
た通信路として取扱われるようになっている。したがっ
て、そのような通信路での正常性を確認するための導通
試験では、試験対象としての１つのタイムスロットには
固定試験パターン（16進表示の“AA"あるいは“55"）が
挿入される一方、これが試験側で受信された場合には固
定試験パターンと比較照合される、といった方法が一般
に採られるようになっている。

［発明が解決しようとする課題］ しかしながら、これまでにあっては、タイムスロット
単位に導通試験が行われているだけであるから、任意の
複数タイムスロットを同時に試験し得ないものとなって
いる。複数タイムスロットの同時試験が必要であるの
は、音声信号よりもより高速な64kbps×Ｎデータ通信が
行われる場合には、通信路単位としてのタイムスロット
は複数使用される必要があり、その際、タイムスロット
の時間順序性（TSSI）が保存されることが必須条件とさ
れるが、その時間順序性の保存を確認する必要があるか
らである。

本発明の目的は、ディジタル交換機を含むディジタル
通信システムにおいて、データ速度が64kbps×Ｎの高速
通信が、64kbpsのタイムスロットを複数使用しデータ端
末間で行われる際に、データ端末間通信路の少なくとも
その一部通信路上でのそれら複数タイムスロット間での
時間順序性を試験し得る導通試験方法を供するにある。

［課題を解決するための手段］ 上記目的は、基本的には、ディジタル交換機を含むデ
ィジタル通信システムにおいて、データ速度が64kbps×
Ｎの高速通信が、64kbpsのタイムスロットを複数使用し
データ端末間で行われる場合に、データ端末間に存在す
る通信路の少なくとも一部通信路においては、一方の端
から試験対象としての複数タイムスロット各々に挿入さ
れた、フレームカウンタおよびタイムスロットカウンタ
の値よりなるマルチフレーム形式導通試験パターンは他
端でループバックされたうえ、上記一方の端で挿入導通
試験パターンと比較照合されることによって、該一部通
信路上での複数タイムスロット間の時間順序性が試験さ
れることで達成される。

［作用］ データ端末間通信路、あるいはその一部通信路（デー
タ端末各々を収容してなる端末インタフェース部間での
通信路や、データ端末を収容してなる端末インタフェー
ス部とテスト部間の通信路）に対し、一方の端（データ
端末や、端末インタフェース部、テスト部）からは、試
験対象としての複数タイムスロットに対し導通試験パタ
ーンフレームカウンタおよびタイムスロットカウンタの
値よりなるマルチフレーム形式パターン）が挿入される
一方、それら導通試験パターンは他端（データ端末や、
端末インタフェース部）でループバックされたうえ、上
記一方の端で挿入導通試験パターンと比較照合されるよ
うにすれば、その通信路上での複数タイムスロット間時
間順序性が容易に試験され得るものである。

［実施例］ 以下、本発明を第１図から第11図により説明する。

先ずデータ端末間通信路上での複数タイムスロット間
時間順序性を導通試験する場合について説明すれば、第
１図はその際での中継方式を示したものである。データ
端末1,2間では、ディジタル交換機を含むディジタル通
信網３を介し、データ速度64kbpsのデータ通信が行われ
るようになっているが、データ端末間1,2間通信路に対
し導通試験が行われるに際しては、少なくとも何れか一
方のデータ端末（例えばデータ端末１）には導通試験パ
ターンを複数タイムスロットに挿入するためのパターン
発生回路（PG）と、受信された導通試験パターンを挿入
導通試験パターンと比較照合するためのパターン照合回
路（PC）とが、また、他方のデータ端末であるデータ端
末２には複数タイムスロットを折返し状態におくための
折返し回路（LPB）とが具備される必要があるものとな
っている。

さて、導通試験を行うに際しては、データ端末1,2の
何れか一方の側の端末取扱者が随時必要であると判断し
た場合に、電話等によって連絡を取り合いデータ端末1,
2を導通試験モード状態に設定したうえで行うか、ある
いはデータ端末１からの呼がデータ端末２に着信した際
に、所望のデータ通信に先立って、データ端末1,2相互
間でＤチャネル・パケット通信等により連絡を取り合
い、自動的にデータ端末1,2を導通試験モード状態に移
行せしめたうえで行うようにすればよいものである。こ
の導通試験モード状態ではデータ端末２は折返し状態に
設定されているが、したがって、データ端末１から所定
の複数タイムスロットに導通試験パターンを挿入するよ
うにすれば、その導通試験パターンはディジタル通信網
３を介しデータ端末２で折返されたうえ、ディジタル通
信網３を介しデータ端末１で受信されるようになってい
るものである。この受信された導通試験パターンを挿入
導通試験パターンと比較照合すれば、データ端末1,2間
通信路上での複数タイムスロット間時間順序性が試験さ
れ得るものである。

第２図はまた、データ端末を収容してなる端末インタ
フェース部間通信路上での複数タイムスロット間時間順
序性を、ディジタル交換機による主導制御下に導通試験
する際での中継方式を示したものである。本例では説明
の簡単化上、データ端末1,2は端末インタフェース部（I
NF）4,5各々を介し同一ディジタル交換機６に収容され
ているが、相異なるディジタル交換機に収容される場合
であっても、データ端末1,2各々を収容してなる端末イ
ンタフェース部間通信路上での複数タイムスロット間時
間順序性が導通試験され得るものとなっている。

さて、この場合での導通試験対象はデータ端末間1,2
を収容してなる端末インタフェース部4,5間通信路とさ
れることから、先の場合と同様、その通信路に対し導通
試験が行われるに際しては、少なくとも何れか一方の端
末インタフェース部（例えば端末インタフェース部４）
には導通試験パターンを複数タイムスロットに挿入する
ためのパターン発生回路（PG）と、受信された導通試験
パターンを挿入導通試験パターンと比較照合するための
パターン照合回路（PG）とが、また、他方の端末インタ
フェース部５には複数タイムスロットを折返し状態にお
くための折返し回路（LPB）とが具備される必要がある
ものとなっている。導通試験を行うに際しては、端末イ
ンタフェース部５を折返し状態に設定したうえで、端末
インタフェース部４から所定の複数タイムスロットに導
通試験パターンを挿入するようにすれば、その導通試験
パターンはディジタル交換機６内時分割通話路スイッチ
SWを介し端末インタフェース部５で折返されたうえ、デ
ィジタル交換機６内時分割通話路スイッチSWを介しデー
タ端末１で受信された後、挿入導通試験パターンと比較
照合されることで、端末インタフェース部4,5間通信路
上での複数タイムスロット間時間順序性が試験され得る
ものである。第３図（ａ），（ｂ）は端末インタフェー
ス部4,5間通信路に対し導通試験行われる場合でのシー
ケンスを示したものであるが、これについて説明すれば
以下のようである。

即ち、第３図（ａ）に示すように、データ端末１から
の発呼信号（SET UP）が端末インタフェース部４を介し
ディジタル交換機６内中央処理装置CPUで受信されれ
ば、該当着信データ端末２を収容してなる端末インタフ
ェース部５に対しては、折返し指示信号（LPB SET）が
送出されるようになっている。これにより端末インタフ
ェース部５は、複数タイムスロットを折返すべく折返し
状態に設定されるものである。一方、これと同時に、デ
ータ端末１を収容してなる端末インタフェース部４に対
しては、中央処理装置CPUから導通試験開始信号（TES
T）が送出されることから、既に述べたようにして、導
通試験モード状態におかれた端末インタフェース部4,5
間で導通試験が行われるものである。さて、端末インタ
フェース部４での比較照合による導通試験結果（テスト
結果）は中央処理装置CPUに通知されるが、これにもと
づき中央処理装置CPUでは端末インタフェース部4,5それ
ぞれに導通試験解除信号（TEST CLR）、折返し解除信号
（LPB CLR）を送出することで、端末インタフェース部
4,5での導通試験モード状態は解除されるようになって
いる。これに引続き中央処理装置CPUでは端末インタフ
ェース部４からの導通試験結果にもとづき必要な措置を
採るようになっている。その結果が満足すべきものであ
る場合には、該当着信データ端末２に着信信号（SET U
P）を送出することでそのデータ端末２を呼び出すよう
になっているものである。中央処理装置CPUでその呼出
に対するデータ端末２からの応答としての接続信号（CO
NN）が受信された場合には、データ端末１に対し接続信
号（CONN）が送出されることで、これで始めてデータ端
末1,2間が接続されたうえ、データ通信を行い得るもの
である。また、もしも、導通試験結果が満足すべきもの
でない場合は、第３図（ｂ）に示すように、発呼データ
端末１に対しては、導通試験結果が不良である旨の切断
理由を含む切断信号（DISC）が送出されることで、デー
タ端末１では切断処理が行われるようになっている。デ
ータ端末１側ではその切断理由より障害箇所がデータ端
末側に在るのか、ディジタル交換機側に在るのか、障害
切分けを容易に行い得るものである。導通試験結果が不
良であった旨はまた保守情報として、保守者に通知され
るようになっているものである。

第４図は本発明からやや逸脱するが、ディジタル交換
機に具備されているテスト部と、そのディジタル交換機
に収容されている端末インタフェース部各々との間の通
信路に対し導通試験が行われる場合での中継方式を示し
たものである。端末インタフェース部4,5には複数タイ
ムスロットを折返し状態におく折返し回路（LPB）が、
また、テスト部７には導通試験パターンを複数タイムス
ロットの挿入するためのパターン発生回路（PG）と、受
信された導通試験パターンを挿入導通試験パターンと比
較照合するためのパターン照合回路（PG）とが具備され
たものとなっている。

この場合での導通試験は、ディジタル交換機６での保
守者が必要であると判断した場合に、試験対象に係る端
末インタフェース部を保守用コンソールより指定する
か、あるいはディジタル交換機６内中央処理装置CPUが
定期的に端末インタフェース部各々が使用状態にある
か、空き状態にあるかを調べ、それが空き状態にある場
合に自動的に導通試験を行うことが考えられるものとな
っている。ここで、例えば端末インタフェース部４とテ
スト部７との間の通信路に対し導通試験を行う場合を想
定すれば、端末インタフェース部４を折返し状態に設定
したうえで、テスト部７から所定の複数タイムスロット
に導通試験パターンを挿入するようにすれば、その導通
試験パターンはディジタル交換機６内時分割通話路スイ
ッチSWを介し端末インタフェース部４で折返されたう
え、ディジタル交換機６内時分割通話路スイッチSWを介
しテスト部７で受信された後、挿入導通試験パターンと
比較照合されることで、端末インタフェース部4,テスト
部７間通信路上での複数タイムスロット間時間順序性が
試験され得るものである。

因みに、以上のテスト部に係る導通試験は、端末イン
タフェース部間通信路に対する導通試験に対し簡略化、
経済化されたものとなっている。導通試験の完全を期す
るためには、ディジタル交換機に収容されている端末イ
ンタフェース部の全てに回路規模大のパターン発生・照
合回路や、回路規模小の折返し回路を具備せしめたう
え、任意の２つの組合せ全てについて導通試験を行うべ
きであるが、テスト部に係る導通試験ではパターン発生
・照合回路が具備されたテスト部が組合せ上での共通部
分として、これと折返し回路が具備された端末インタフ
ェース部各々との組合せだけを考慮すればよく、端末イ
ンタフェース部の収容数が多くなる程に組合せ数が少な
くて済まされるからである。尤も、テスト部を独立に設
けることなく、これを端末インタフェース部の何れかに
収容せしめることも可能となっている。

以上、本発明の概要について説明したが、次にパター
ン発生・照合関係について説明すれば以下のようであ
る。

即ち、先ず第５図，第６図はマルチフレーム形式の導
通試験パターンを発生するためのパターン発生回路と、
その導通試験パターンに対するパターン照合回路の一例
での構成を示したものである。第５図に示したように、
パターン発生回路にはビットカウンタ10、タイムスロッ
トカウンタ11、フレームカウンタ12が含まれているが、
ここで、例えば１フレームが32タイムスロットより、ま
た、１タイムスロットが８ビットよりそれぞれ構成さ
れ、しかも８フレームに亘って導通試験パターンが挿入
される場合には、これらカウンタ10〜12はそれぞれ３ビ
ット、５ビット、３ビットカウンタとして構成されたも
のとなっている。これらカウンタ10〜12はビット周期の
クロック信号とフレーム同期状態でのフレームパルス
（周期はフレーム周期）とに同期し、ビット周期のクロ
ック信号がビットカウンタ10でカウントされることによ
って、第７図に示すように、順次カウントアップ動作さ
れるものとなっている。これからも判るように、タイム
スロットカウンタ11の値は送信ハイウェイ上でのタイム
スロット位置（０〜31）を、また、フレームカウンタ12
の値はマルチフレーム上でのフレーム番号（０〜７）を
示しているものである。さて、タイムスロットカウンタ
11およびフレームカウンタ12の値はパラレル・シリアル
変換器14でシリアル変換されたうえ、セレクタ15から導
通試験パターンとして送信ハイウェイ上のタイムスロッ
トに挿入されるが、何れのタイムスロット位置に所定に
挿入されるかは、メモリ13からセレクタ15への選択制御
信号によるものとなっている。メモリ13には中央処理装
置CPUにより予めタイムスロット対応に選択制御信号が
“1"、または“0"状態として格納されており、これら選
択制御信号がタイムスロットカウンタ11の値をアドレス
としてメモリ13より時系列に順次読み出されることで、
セレクタ15では選択制御信号が“0"状態である場合は、
入力ハイウェイ上のデータをそのまま送信ハイウェイ上
に出力しデータ通信を許容するも、選択制御信号が“1"
状態にある場合には、その際でのタイムスロットカウン
タ11およびフレームカウンタ12の値を送信ハイウェイ上
のタイムスロット位置に挿入するようになっているもの
である。これにより連続する８フレームに亘って、フレ
ーム各々における複数の所定タイムスロット位置には第
８図に示すフォーマットで、タイムスロットカウンタ11
およびフレームカウンタ12の値が導通試験パターンとし
て挿入されるものである。

次にパターン照合回路について説明すれば、第６図に
示すように、パターン照合回路にもパターン発生回路に
含まれている各種カウンタ10〜12と同様に動作するビッ
トカウンタ20、タイムスロットカウンタ21、フレームカ
ウンタ22が含まれたものとなっている。また、メモリ23
やパラレル・シリアル変換器24もパターン発生回路にお
けるものと同様に動作しており、メモリ23からエラー検
出回路25には比較照合タイミング信号（選択制御信号に
対応）が、パラレル・シリアル変換器24からエラー検出
回路25には比較照合パターン（挿入導通試験パターンに
対応）が与えられるようになっている。さて、受信ハイ
ウェイ上のデータ中に含まれている下位５ビットデータ
（タイムスロットカウンタの値）と、タイムスロットカ
ウンタ21の値はフレームパルスにより同期がとられ一致
した状態にある。しかしながら、受信ハイウェイ上のデ
ータ中に含まれている上位３ビットデータ（フレームカ
ウンタの値）と、フレームカウンタ22の値とは同期がと
れていないため、これらデータ間で同期をとる必要があ
るものとなっている。フレーム同期回路26では、受信ハ
イウェイ上に順次出現するデータの、上位３ビットが
“111"に一致し、しかも下位５ビットがタイムスロット
カウンタ21の値に一致することを検出することで、マル
チフレーム上での終了を検出するようになっている。マ
ルチフレームの終了が検出されれば、タイムスロットカ
ウンタ21の値が“31"より“00"に遷移する時点をマルチ
フレーム開始位置とみなしたうえ、リセットパルスが発
生されるが、フレームカウンタ22はそのリセットパルス
により強制的にリセットされることによって、受信ハイ
ウェイ上のデータ中に含まれている上位３ビットデータ
（フレームカウンタの値）と、フレームカウンタ22の値
との同期がとられるものである。第９図は以上での動作
を説明するためのものである。但し、説明の簡単化上、
１フレームは４タイムスロットよりなるものとして、第
2,3番目（タイムスロット番号上では＃1,＃２に相当）
のタイムスロット位置に導通試験パターンが既述のパタ
ーン発生回路によって挿入されている場合を示す。これ
については、既に以上の説明よりして明らかであるの
で、これ以上の説明は要しない。

以上のようにして、フレームカウンタ22がリセットさ
れた時点以降では、メモリ23からの比較照合タイミング
が得られる度に、エラー検出回路25では受信ハイウェイ
上でのタイムスロットデータとパラレル・シリアル変換
器24からの比較照合パターンとが少なくとも８フレーム
に亘って比較照合されることによって、比較照合パター
ンと折返された導通試験パターンとの連続的一致／不一
致が検出、保持されるようになっているものである。し
たがって、フレームカウンタ22がリセットされた時点か
ら８フレーム周期経過した後の適当な時点でCPUインタ
フェースを介しエラー検出回路25に保持されているエラ
ー情報を中央処理装置CPUに読み出すようにすれば、複
数タイムスロット間での時間順序性が保持されているか
否かが知られるものである。

以上、導通試験パターンに係るパターン発生・照合に
ついて説明したが、一方、導通試験パターンを折返すた
めの折返し回路は第10図に示すようである。これによる
場合、折返し回路にもパターン発生・照合回路に含まれ
ているカウンタ10,20,11,21と同様に動作するビットカ
ウンタ31、タイムスロットカウンタ32が含まれており、
また、メモリ32には中央処理装置CPUによって、タイム
スロット対応に折返し制御情報が予め格納されたものと
なっている。したがって、タイムスロットカウンタ31の
値をアドレスとして、メモリ32より時系列に読み出され
る折返し制御情報をセレクタ33に選択制御情報として与
えれば、通常は入力ハイウェイ上でのタイムスロットデ
ータはそのまま送信ハイウェイ上で出力されているも、
受信ハイウェイ上に導通試験パターンが出現する場合の
み、その導通試験パターンが送信ハイウェイ上に出力さ
れることで、データ通信を許容しつつも導通試験パター
ンのみがパターン発生・照合側に折返されるものであ
る。

最後に、参考までに、導通試験パターンとして疑似ラ
ンダムパターンが使用される場合でのパターン発生・照
合回路について説明すれば、第11図はそのパターン発生
・照合回路の一例での構成を示したものである。これに
よる場合、メモリ41には中央処理装置CPUによって予め
作成された複数種類の疑似ランダムパターンが導通試験
パターンとして格納されており、導通試験が開始される
際に、それら疑似ランダムパターンがメモリ制御回路40
に順次メモリ41より読み出されたうえ、パラレル・シリ
アル変換器43を介し送信ハイウェイ上に挿入されるべく
出力されるものとなっている。また、導通試験パターン
の比較照合が行われる場合には、受信ハイウェイ上より
所定にタイムスロット単位に順次抽出された疑似ランダ
ムパターンは、シリアル・パラレル変換器44を介しメモ
リ制御回路40による制御下に一旦メモリ42に格納された
後、中央処理装置CPUによって、挿入疑似ランダムパタ
ーンと受信疑似ランダムパターンとが比較照合されるも
のとなっている。

［発明の効果］ 以上説明したように、本発明による場合には、ディジ
タル変換器を含むディジタル通信システムにおいて、デ
ータ速度が64kbps×Ｎの高速通信が、64kbpsのタイムス
ロットを複数使用しデータ端末間で行われる際に、デー
タ端末間通信路の少なくともその一部通信路上でのそれ
ら複数タイムスロット間での時間順序性を、それらタイ
ムスロット以外でのデータ通信を許容しつつも試験し得
るという効果が得られる。

【図面の簡単な説明】

第１図は、データ端末間通信路上での複数タイムスロッ
ト間時間順序性を導通試験する場合での中断方式を示す
図、第２図は、データ端末を収容してなる端末インタフ
ェース部間通信路上での複数タイムスロット間時間順序
性を、ディジタル交換機による主導制御下に導通試験す
る際での中継方式を示す図、第３図（ａ），（ｂ）は、
端末インタフェース部間通信路に対し導通試験行われる
場合でのシーケンスを示す図、第４図は、ディジタル交
換機に具備されているテスト部と、そのディジタル交換
機に収容されている端末インタフェース部各々との間の
通信路に対し導通試験が行われる場合での中継方式を示
す図、第５図，第６図はマルチフレーム形式の導通試験
パターンを発生するためのパターン発生回路と、その導
通試験パターンに対するパターン照合回路の一例での構
成を示す図、第７図は、それらパターン発生回路、パタ
ーン照合回路に含まれている各種カウンタの動作を説明
するための図、第８図は、複数の所定タイムスロットに
挿入されるマルチフレーム形式導通試験パターンのフォ
ーマットを示す図、第９図は、そのフレーム照合回路で
の動作を説明するための図、第10図は、導通試験パター
ンを折返すための折返し回路の構成を示す図、第11図
は、導通試験パターンとして疑似ランダムパターンが使
用される場合でのパターン発生・照合回路の一例での構
成を示す図である。 1,2…データ端末、３…ディジタル通信網、4,5…端末イ
ンタフェース部、６…ディジタル交換機、７…テスト
部、PG…パターン発生回路、PC…パターン照合回路、LP
B…折返し回路、SW…時分割通信路スイッチ、CPU…中央
処理装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菅原 隆 東京都小平市上水本町５丁目22番１号 株式会社日立マイコンシステム内 (72)発明者 栗野 利彦 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (56)参考文献 特開 平２−109495（ＪＰ，Ａ) 特開 平１−143542（ＪＰ，Ａ) 特開 昭60−160248（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/26

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】データ速度が64kbps×Ｎ（N:2以上の整
   数）の高速通信が、64kbpsのタイムスロットを複数使用
   しデータ端末間で行われる、ディジタル交換機を含むデ
   ィジタル通信システムにおける導通試験方法であって、
   データ端末間に存在する通信路の少なくとも一部通信路
   においては、一方の端から試験対象としての複数タイム
   スロット各々に挿入された、フレームカウンタおよびタ
   イムスロットカウンタの値よりなるマルチフレーム形式
   導通試験パターンは他端でループバックされたうえ、上
   記一方の端で挿入導通試験パターンと比較照合されるこ
   とによって、該一部通信路上での複数タイムスロット間
   の時間順序性が試験されるようにした導通試験方法。