JPH04207240A - 導通試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ速度が６４　ｋｂｐｓＸ　Ｎの高速通
信が、６４ｋｂｐｓのタイムスロットを複数使用しデー
タ端末間で行われるディジタル通信システムにおける導
通試験方式に係わり、特にデータ端末間に存在する通信
路の全部、あるいはその一部での複数タイムスロット間
の時間順序性が試験されるようにした導通試験方式に関
するものである。

［従来の技術］ これまでのディジタル通信システムにおいては、６４　
ｋｂｐｓの音声信号を主体とする通信が主流とされてい
ることから、６４ｋｂｐｓを基本単位とするタイムスロ
ットは独立した通信路として取扱われるようになってい
る。したがって、そのような通信路での正常性を確認す
るための導通試験では、試験対象としての１つのタイム
スロットには固定試験パターン（１６進表示の“ＡＡ”
あるいは“５５”）が挿入される一方、これが試験側で
受信された場合には固定試験パターンと比較照合される
、といった方式が一般に採られるようになっている。

［発明が解決しようとする課題］ しかしながら、これまでにあっては、タイムスロット単
位に導通試験が行われているだけであるから、任意の複
数タイムスロットを同時に試験し得ないものとなってい
る。複数タイムスロットの同時試験が必要であるのは、
音声信号よりもより高速な６４　ｋｂｐｓＸ　Ｎデータ
通信が行われる場合には、通信路単位としてのタイムス
ロットは複数使用される必要があり、その際、タイムス
ロットの時間順序性（ＴＳＳＩ）か保存されることが必
須条件とされるが、その時間順序性の保存を確認する必
要があるからである。

本発明の目的は、ディジタル交換機を含むディジタル通
信システムにおいて、データ速度が６４ｋｂｐｓ×Ｎの
高速通信が、６４　ｋｂｐｓのタイムスロットを複数使
用しデータ端末間で行われる際に、データ端末間通信路
、あるいはその一部通信路上でのそれら複数タイムスロ
ット間での時間順序性を試験し得る導通試験方式を供す
るにある。

［課題を解決するための手段］ 上記目的は、基本的には、ディジタル交換機を含むディ
ジタル通信システムにおいて、データ速度が６４　ｋｂ
ｐｓＸ　Ｎの高速通信が、６４ｋｂｐｓのタイムスロッ
トを複数使用しデータ端末間で行われる場合に、データ
端末間に存在する通信路の少なくとも一部通信路におい
ては、一方の端から試験対象としての複数タイムスロッ
トに挿入された導通試験パターンは他端でループバック
されたうえ、上記一方の端で挿入導通試験パターンと比
較照合されることによって、その一部通信路上での複数
タイムスロット間の時間順序性が試験されることで達成
される。

［作用］ データ端末間通信路、あるいはその一部通信路（データ
端末各々を収容してなる端末インタフェース部間での通
信路や、データ端末を収容してなる端末インタフェース
部とテスト部間の通信路）に対し、一方の端（データ端
末や、端末インタフェース部、テスト部）からは、試験
対象としての複数タイムスロットに対し導通試験パター
ン（疑似ランダムパターンや、フレームカウンタおよび
タイムスロットカウンタの値よりなるマルチフレーム形
式パターン）が挿入される一方、それら導通試験パター
ンは他端（データ端末や、端末インタフェース部）でル
ープバックされたうえ、上記一方の端で挿入導通試験パ
ターンと比較照合されるようにすれば、その通信路上で
の複数タイムスロット間時間順序性が容易に試験され得
るものである。

［実施例コ 以下、本発明を第１図から第１１図により説明する。

先ずデータ端末間通信路上での複数タイムスロット間時
間順序性を導通試験する場合について説明すれば、第１
図はその際での中継方式を示したものである。データ端
末１．２間では、ディジタル交換機を含むディジタル通
信網３を介し、データ速度６４　ｋ　ｂｐｓのデータ通
信が行われるようになっているが、データ端末間１．２
間通化路に対し導通試験が行われるに際しては、少なく
とも何れか一方のデータ端末（例えばデータ端末１）に
は導通試験パターンを複数タイムスロットに挿入するた
めのパターン発生回路（ＰＧ）と、受信された導通試験
パターンを挿入導通試験パターンと比較照合するための
パターン照合回路（ＰＣ）とが、また、他方のデータ端
末であるデータ端末２には複数タイムスロットを折返し
状態におくための折返し回路（ＬＰＢ）とが具備される
必要があるものとなっている。

さて、導通試験を行うに際しては、データ端末１．２の
何れか一方の側の端末取扱者が随時必要であると判断し
た場合に、電話等によって連絡を取り合いデータ端末１
．２を導通試験モード状態に設定したうえで行うが、あ
るいはデータ端末１からの呼がデータ端末２に着信した
際に、所望のデータ通信に先立って、データ端末１．２
相互間でＤチャネル・パケット通信等により連絡を取り
合い、自動的にデータ端末１，２を導通試験モード状態
に移行せしめたうえで行うようにすればよいものである
。この導通試験モード状態ではデータ端末２は折返し状
態に設定されているが、したがって、データ端末１から
所定の複数タイムスロットに導通試験パターンを挿入す
るようにすれば、その導通試験パターンはディジタル通
信網３を介しデータ端末２で折返されたうえ、ディジタ
ル通信網３を介しデータ端末１で受信されるようになっ
ているものである。この受信された導通試験パターンを
挿入導通試験パターンと比較照合すれば、データ端末１
．２間通信路上での複数タイムスロット間時間順序性が
試験され得るものである。

第２図はまた、データ端末を収容してなる端末インタフ
ェース部間通信路上での複数タイムスロット間時間順序
性を、ディジタル交換機による主導制御下に導通試験す
る際での中継方式を示したものである。本例では説明の
簡単化上、データ端末１．２は端末インタフェース部（
ＩＮＦ）４．５各々を介し同一ディジタル交換機６に収
容されているが、相異なるディジタル交換機に収容され
る場合であっても、データ端末１．２各々を収容してな
る端末インタフェース部間通信路上での複数夕イムスロ
ット間時間順序性か導通試験され得るものとなっている
。

さて、この場合での導通試験対象はデータ端末間１．２
を収容してなる端末インタフェース部４゜５間通信路と
されることから、先の場合と同様、その通信路に対し導
通試験が行われるに際しては、少なくとも何れか一方の
端末インタフェース部（例えば端末インタフェース部４
）には導通試験パターンを複数タイムスロットに挿入す
るためのパターン発生回路（ＰＧ）と、受信された導通
試験パターンを挿入導通試験パターンと比較照合するた
めのパターン照合回路（ＰＣ）とが、また、他方の端末
インタフェース部５には複数タイムスロットを折返し状
態におくための折返し回路（ＬＰＢ）とか具備される必
要があるものとなっている。導通試験を行うに際しては
、端末インタフェース部５を折返し状態に設定したうえ
で、端末インタフェース部４から所定の複数タイムスロ
ットに導通試験パターンを挿入するようにすれば、その
導通試験パターンはディジタル交換機６内時分割通話路
スイッチＳＷを介し端末インタフェース部５で折返され
たうえ、ディジタル交換機６内時分割通話路スイッチＳ
Ｗを介しデータ端末１で受信された後、挿入導通試験パ
ターンと比較照合されることで、端末インタフェース部
４．５間通信路上での複数タイムスロット間時間順序性
が試験され得るものである。第３図（ａ）、（ｂ）は端
末インタフェース部４．５間通信路に対し導通試験行わ
れる場合でのシーケンスを示したものであるが、これに
ついて説明すれば以下のようである。

即ち、第３図（ａ）に示すように、データ端末１からの
発呼信号（ＳＥＴ　ＵＰ）が端末インタフェース部４を
介しディジタル交換機６内中央処理装置ＣＰＵで受信さ
れれば、該当着信データ端末２を収容してなる端末イン
タフェース部５に対しては、折返し指示信号（ＬＰＢ　
５ＥＴ）が送出されるようになっている。これにより端
末インタフェース部５は、複数タイムスロットを折返す
べく折返し状態に設定されるものである。一方、これと
同時に、データ端末１を収容してなる端末インタフェー
ス部４に対しては、中央処理装置ＣＰＵから導通試験開
始信号（ＴＥＳＴ）が送出されることから、既に述べた
ようにして、導通試験モード状態におかれた端末インタ
フェース部４，５間で導通試験が行われるものである。

さて、端末インタフェース部４での比較照合による導通
試験結果（テスト結果）は中央処理装置ＣＰＵに通知さ
れるが、これにもとづき中央処理装置ＣＰＵでは端末イ
ンタフェース部４゜５それぞれに導通試験解除信号（Ｔ
ＥＳＴ　ＣＬＲ）、折返し解除信号（ＬＰＢ　ＣＬＲ）
を送出することで、端末インタフェース部４．５での導
通試験モード状態は解除されるようになっている。これ
に引続き中央処理装置ＣＰＵでは端末インタフェース部
４からの導通試験結果にもとづき必要な措置を採るよう
になっている。その結果が満足すべきものである場合に
は、該当着信データ端末２に着信号（ＳＥＴ　ＵＰ）を
送出することでそのデータ端末２を呼び出すようになっ
ているものである。中央処理装置ＣＰＵでその呼出に対
するデータ端末２からの応答としての接続信号（ＣＯＮ
Ｎ）が受信された場合には、データ端末１に対し接続信
号（ＣＯＮＮ）か送出されることで、これで初めてデー
タ端末１，２間が接続されたうえ、データ通信を行い得
るものである。また、もしも、導通試験結果が満足すべ
きものでない場合は、第３図（ｂ）に示すように、発呼
データ端末１に対しては、導通試験結果が不良である旨
の切断理由を含む切断信号（Ｄｉｓｃ）が送出されるこ
とで、データ端末１では切断処理が行われるようになっ
ている。データ端末ｌ側ではその切断理由より障害箇所
がデータ端末側に在るのが、ディジタル交換機側に在る
のが、障害切分けを容易に行い得るものである。導通試
験結果が不良であった旨はまた保守情報として、保守者
に通知されるようになっているものである。

第４図はディジタル交換機に具備されているテスト部と
、そのディジタル交換機に収容されている端末インタフ
ェース部各々との間の通信路に対し導通試験が行われる
場合での中継方式を示したものである。端末インタフェ
ース部４．５には複数タイムスロットを折返し状態にお
く折返し回路（ＬＰＢ）が、また、テスト部７には導通
試験パターンを複数タイムスロット（こ挿入するための
パターン発生回路（ＰＧ）と、受信された導通試験パタ
ーンを挿入導通試験パターンと比較照合するためのパタ
ーン照合回路（ＰＣ）とが具備されたものとなっている
。

この場合での導通試験は、ディジタル交換機６での保守
者が必要であると判断した場合に、試験対象に係る端末
インタフェース部を保守用コンソールより指定するが、
あるいはディジタル交換機６内中央処理装置ＣＰＵが定
期的に端末インタフェース部各々が使用状態にあるが、
空き状態にあるかを調べ、それが空き状態にある場合に
自動的に導通試験を行うことが考えられるものとなって
いる。ここで、例えば端末インタフェース部４とテスト
部７との間の通信路に対し導通試験を行う場合を想定す
れば、端末インタフェース部４を折返し状態に設定した
うえで、テスト部７から所定の複数タイムスロットに導
通試験パターンを挿入するようにすれば、その導通試験
パターンはディジタル交換機６内時分割通話路スイッチ
ＳＷを介し端末インタフェース部４で折返されたうえ、
ディジタル交換機６内時分割通話路スイッチＳ　Ｗを介
しテスト部７で受信された後、挿入導通試験パターンと
比較照合されることで、端末インタフェース部４．テス
ト部７間通信路上での複数タイムスロット間時間順序性
が試験され得るものである。

因みに、以上のテスト部に係る導通試験は、端末インタ
フェース部間通信路に対する導通試験に対し簡略化、経
済化されたものとなっている。導通試験の完全を期する
ためには、ディジタル交換機に収容されている端末イン
タフェース部の全てに回路規模大のパターン発生・照合
回路や、回路規模小の折返し回路を具備せしめたうえ、
任意の２つの組合せ全てについて導通試験を行うへきで
あるが、テスト部に係る導通試験ではパターン発生・照
合回路が具備されたテスト部が組合せ上での共通部分と
して、これと折返し回路が具備された端末インタフェー
ス部各々との組合せだけを考慮すればよく、端末インタ
フェース部の収容数か多くなる程に組合せ数が少なくて
済まされるからである。尤も、テスト部を独立に設ける
ことなく、これを端末インタフェース部の何れかに収容
せしめることも可能となっている。

以上、本発明の概要について説明したが、次にパターン
発生・照合関係について説明すれば以下のようである。

即ち、先ず第５図、第６図はマルチフレーム形式の導通
試験パターンを発生するためのパターン発生回路と、そ
の導通試験パターンに対するパターン照合回路の一例で
の構成を示したものである。

第５図に示すように、パターン発生回路にはビットカウ
ンタ１０、タイムスロットカウンタ１１、フレームカウ
ンタ１２が含まれているが、ここで、例えば１フレーム
が３２タイムスロツトより、また、１タイムスロツトが
８ビツトよりそれぞれ構成され、しかも８フレームに亘
って導通試験パターンが挿入される場合には、これらカ
ウンタ１０〜１２はそれぞれ３ビツト、５ビツト、３ビ
ツトカウンタとして構成された′ものとなっている。こ
れらカウンタ１０〜１２はビット周期のクロック信号と
フレーム同期状態でのフレームパルス（周期はフレーム
周期）とに同期し、ビット周期のクロック信号がビット
カウンタ１０でカウントされることによって、第７図に
示すように、順次カウントアツプ動作されるものとなっ
ている。これからも判るように、タイムスロットカウン
タ１１の値は送信ハイウェイ上でのタイムスロット位置
（Ｏ〜３１）を、また、フレームカウンタ１２の値はマ
ルチフレーム上でのフレーム番号（０〜７）を示してい
るものである。さて、タイムスロットカウンタ１１およ
びフレームカウンタ１２の値はパラレル・シリアル変換
器１４でシリアル変換されたうえ、セレクタ１５から導
通試験パターンとして送信ハイウェイ上のタイムスロッ
トに挿入されるが、何れのタイムスロット位置に所定に
挿入されるかは、メモリ１３からセレクタ１５への選択
制御信号によるものとなっている。メモリ１３には中央
処理装置ＣＰＵにより予めタイムスロット対応に選択制
御信号が“１”、または“０”状態として格納されてお
り、これら選択制御信号がタイムスロットカウンタ１１
の値をアドレスとしてメモリ１３より時系列に順次読み
出されることで、セレクタ１５ては選択制御信号か“Ｏ
”状態である場合は、入力ハイウェイ上のデータをその
まま送信ハイウェイ上に出力しデータ通信を許容するも
、選択制御信号が“１”状態にある場合には、その際で
のタイムスロットカウンタ１１およびフレームカウンタ
１２の値を送信／’％イウエイ上のタイムスロット位置
に挿入するようになっているものである。これにより連
′続する８フレームに亘って、フレーム各々における複
数の所定タイムスロット位置には第８図に示すフォーマ
・ソトで、タイムスロットカウンタ１１およびフレーム
カウンタ１２の値が導通試験パターンとして挿入される
ものである。

次にパターン照合回路について説明すれば、第６図に示
すように、パターン照合回路にもパターン発生回路に含
まれている各種カウンタ１０〜１２と同様に動作するビ
ットカウンタ２０、タイムスロットカウンタ２１、フレ
ームカウンタ２２か含まれたものとなっている。また、
メモリ２３やパラレル・シリアル変換器２４もパターン
発生回路におけるものと同様に動作しており、メモリ２
３からエラー検出回路２５には比較照合タイミング信号
（選択制御信号に対応）が、パラレル・シリアル変換器
２４からエラー検出回路２５には比較照合パターン（挿
入導通試験パターンに対応）が与えられるようになって
いる。さて、受信ハイウェイ上のデータ中に含まれてい
る下位５ビツトデータ（タイムスロットカウンタの値）
と、タイムスロットカウンタ２１の値はフレームパルス
により同期がとられ一致した状態にある。しかしながら
、受信ハイウェイ上のデータ中に含まれている上位３ビ
ツトデータ（フレームカウンタの値）と、フレームカウ
ンタ２２の値とは同期がとれていないため、これらデー
タ間で同期をとる必要があるものとなっている。フレー
ム同期回路２６では、受信ハイウェイ上に順次出現する
データの、上位３ビツトが“１１１”に一致し、しかも
下位５ビツトがタイムスロットカウンタ２１の値に一致
することを検出することで、マルチフレーム上での終了
を検出するようになっている。マルチフレームの終了が
検出されれば、タイムスロットカウンタ２１の値が“３
１”より“００”に遷移する時点をマルチフレーム開始
位置とみなしたうえ、リセットパルスが発生されるが、
フレームカウンタ２２はそのリセットパルスにより強制
的にリセットされることによって、受信ハイウェイ上の
データ中に含まれている上位３ビツトデータ（フレーム
カウンタの値）と、フレームカウンタ２２の値との同期
がとられるものである。第９図は以上での動作を説明す
るためのものである。但し、説明の簡単化上、１フレー
ムは４タイムスロツトよりなるものとして、第２．３番
目（タイムスロット番号上では＃１．＃２に相当）のタ
イムスロット位置に導通試験パターンが既述のパターン
発生回路によって挿入されている場合を示す。これにつ
いては、既に以上の説明よりして明らかであるので、こ
れ以上の説明は要しない。

以上のようにして、フレームカウンタ２２かリセットさ
れた時点以降では、メモリ２３からの比較照合タイミン
グが得られる度に、エラー検出回路２５では受信ハイウ
ェイ上でのタイムスロットデータとパラレル・シリアル
変換器２４からの比較照合パターンとが少なくとも８フ
レームに亘って比較照合されることによって、比較照合
パターンと折返された導通試験パターンとの連続的一致
／不一致が検出、保持されるようになっているものであ
る。したがって、フレームカウンタ２２かリセットされ
た時点から８フレ一ム周期経過した後の適当な時点でＣ
ＰＵインタフェースを介しエラー検出回路２５に保持さ
れているエラー情報を中央処理装置ＣＰＵに読み出すよ
うにすれば、複数タイムスロット間での時間順序性が保
存されているか否かが知れるものである。

以上、導通試験パターンに係るパターン発生・照合につ
いて説明したが、一方、導通試験パターンを折返すため
の折返し回路は第１０図に示すようである。これによる
場合、折返し回路にもバタ−ン発生・照合回路に含まれ
ているカウンタ１０゜２０１１１．２１と同様に動作す
るヒツトカウンタ３１、タイムスロットカウンタ３２が
含まれており、また、メモリ３２には中央処理装置ＣＰ
ｔＪによって、タイムスロット対応に折返し制御情報が
予め格納されたものとなっている。したがって、タイム
スロット力ウシ・夕３１の値をアドレスとして、メモリ
３２より時系列に読み出される折返し制御情報をセレク
タ３３に選択制御情報として与えれば、通常は入力ハイ
ウェイ上でのタイムスロットデータはそのまま送信ハイ
ウェイ上で出力されているも、受信ハイウェイ上に導通
試験パターンが出現する場合のみ、その導通試験パター
ンが送信ハイウェイ上に出力されることで、データ通信
を許容しつつも導通試験パターンのみがパターン発生・
照合側に折返されるものである。

最後に、導通試験パターンとして疑似ランダムパターン
が使用される場合でのパターン発生・照合回路について
説明すれば、第１１図はそのパターン発生・照合回路の
一例での構成を示したものである。これによる場合、メ
モリ４１には中央処理装置ＣＰＵによって予め作成され
た複数種類の疑似ランタムパターンが導通試験パターン
として格納されており、導通試験か開始される際に、そ
れら疑似ランダムパターンがメモリ制御回路４０に順次
メモリ４１より読み出されたうえ、パラレル・シリアル
変換器４３を介し送信ハイウェイ上に挿入されるべく出
力されるものとなっている。

また、導通試験パターンの比較照合が行われる場合には
、受信ハイウェイ上より所定にタイムスロット単位に順
次抽出された疑似ランダムパターンは、シリアル・パラ
レル変換器４４を介しメモリ制御回路４０による制御下
に一旦メモリ４２に格納された後、中央処理装置ＣＰＵ
によって、挿入疑似ランダムパターンと受信疑似ランダ
ムパターンとが比較照合されるものとなっている。

［発明の効果コ 以上説明したように、本発明による場合には、ディジタ
ル交換機を含むディジタル通信システムにおいて、デー
タ速度が６４　ｋｂｐｓＸ　Ｎの高速通信が、６４ｋｂ
ｐｓのタイムスロットを複数使用しデータ端末間で行わ
れる際に、データ端末間通信路、あるいはその一部通信
路上でのそれら複数タイムスロット間での時間順序性を
、それらタイムスロット以外でのデータ通信を許容しつ
つも試験し得るという効果が得られる。

【図面の簡単な説明】

第１図は、データ端末間通信路上での複数タイムスロッ
ト間時間順序性を導通試験する場合での中継方式を示す
図、第２図は、データ端末を収容してなる端末インタフ
ェース部間通信路上での複数タイムスロット間時間順序
性を、ディジタル交換機による主導制御下に導通試験す
る際での中継方式を示す図、第３図（ａ）、（ｂ）は、
端末インタフェース部間通信路に対し導通試験行われる
場合でのシーケンスを示す図、第４図は、ディジタル交
換機に具備されているテスト部と、そのディジタル交換
機に収容されている端末インタフェース部名々との間の
通信路に対し導通試験が行われる場合での中継方式を示
す図、第５図、第６図はマルチフレーム形式の導通試験
パターンを発生するためのパターン発生回路と、その導
通試験パターンに対するパターン照合回路の一例での構
成を示す図、第７図は、それらパターン発生回路、パタ
ーン照合回路に含まれている各種カウンタの動作を説明
するための図、第８図は、複数の所定タイムスロットに
挿入されるマルチフレーム形式導通試験パターンのフォ
ーマットを示す図、第９図は、そのフレーム照合回路で
の動作を説明するための図、第１０図は、導通試験パタ
ーンを折返すための折返し回路の構成を示す図、第１１
図は、導通試験パターンとして疑似ランダムパターンか
使用される場合でのパターン発生・照合回路の一例での
構成を示す図である。 １．２・・・データ端末、３・・・ディジタル通信網、
４．５・・・端末インタフェース部、６・・・ディジタ
ル交換機、７・・・テスト部、ＰＧ・・・パターン発生
回路、ＰＣ・・・パターン照合回路、ＬＰＢ・・・折返
し回路、ＳＷ・・・時分割通話路スイッチ、ＣＰＵ・・
・中央処理装置 第１図 ス ３−−−デ′４ヅタルｉｔ林針４　　　ＰＣ−−−パク
ーンが、骨回刈トＬＰＢ−−−オ咋力（し回訃 第２図 ＳＷ・−−ｖｆｆＪ＃＃Ｊｉ＃％’スイｙ−９−ＣＰＵ
−−−”ｔ”Ｊ：＊ｆ’ＡＬ第３図 （Ｑ） 第４図 ６−−−デイン゛タルタコ央杉綬　　７−・テスト部Ｐ
Ｇ−−−ハ゛ターノｆＪ弘目到ト　　ＰＣ−・パターン
訪、名゛回痔ＬＰＢ・−竹セ（し狂０埒ト　　　　　　
５Ｗ−−一円を分質りｉ１表台劃側ヌ、４ブ→・ｃｐｕ
−一伸尺丸理狼ｌ 第５図 第７図 第８図 第９図 す記−ト・ノζルス ７″轟２．　　　　　　不　　　　　　　　　　　　０
１タイ４スロ′ト　　　　　　０１２３０１２３０カク
ンタ

Claims (1)

1. 【特許請求の範囲】 １、データ速度が６４ｋｂｐｓ×Ｎ（Ｎ：２以上の整数
   であり、以下同様）の高速通信が、６４ｋｂｐｓのタイ
   ムスロットを複数使用しデータ端末間で行われる、ディ
   ジタル交換機を含むディジタル通信システムにおける導
   通試験方式であって、データ端末間に存在する通信路の
   少なくとも一部通信路においては、一方の端から試験対
   象としての複数タイムスロットに挿入された導通試験パ
   ターンは他端でループバックされたうえ、上記一方の端
   で挿入導通試験パターンと比較照合されることによって
   、該一部通信路上での複数タイムスロット間の時間順序
   性が試験されるようにした導通試験方式。 ２、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、データ端末間に存
   在する通信路の少なくとも一部通信路においては、一方
   の端から試験対象としての複数タイムスロットに挿入さ
   れた、該タイムスロット間で重複することのない導通試
   験パターンとしての疑似ランダムパターンは他端でルー
   プバックされたうえ、上記一方の端で挿入導通試験パタ
   ーンと比較照合されることによって、該一部通信路上で
   の複数タイムスロット間の時間順序性が試験されるよう
   にした導通試験方式。 ３、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、データ端末間に存
   在する通信路の少なくとも一部通信路においては、一方
   の端から試験対象としての複数タイムスロット各々に挿
   入された、フレームカウンタおよびタイムスロットカウ
   ンタの値よりなるマルチフレーム形式導通試験パターン
   は他端でループバックされたうえ、上記一方の端で挿入
   導通試験パターンと比較照合されることによって、該一
   部通信路上での複数タイムスロット間の時間順序性が試
   験されるようにした導通試験方式。 ４、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、データ端末間に存
   在する通信路が、一方のデータ端末から試験対象として
   の複数タイムスロットに挿入された導通試験パターンは
   他方のデータ端末で該パターンのみがループバックされ
   たうえ、上記一方のデータ端末で挿入導通試験パターン
   と比較照合されることによって、該通信路上での複数タ
   イムスロット間の時間順序性が試験されるようにした導
   通試験方式。 ５、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、一方のデータ端末
   を端末インタフェース部を介し収容してなるディジタル
   交換機と、他方のデータ端末を端末インタフェース部を
   介し収容してなるディジタル交換機との間に存在する通
   信路が、一方のデータ端未収容端末インタフェース部か
   ら試験対象としての複数タイムスロットに挿入された導
   通試験パターンは他方のデータ端未収容端末インタフェ
   ース部で該パターンのみがループバックされたうえ、上
   記一方のデータ端未収容端末インタフェース部で挿入導
   通試験パターンと比較照合されることによって、該通信
   路上での複数タイムスロット間の時間順序性が試験され
   るようにした導通試験方式。 ６、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、データ端末を端末
   インタフェース部を介し収容してなるディジタル交換機
   において、該データ端未収容端末インタフェース部と、
   該ディジタル交換機に具備されているテスト部との間に
   存在する通信路が、上記テスト部から試験対象としての
   複数タイムスロットに挿入された導通試験パターンは上
   記データ端未収容端末インタフェース部で該パターンの
   みがループバックされたうえ、上記テスト部で挿入導通
   試験パターンと比較照合されることによって、該通信路
   上での複数タイムスロット間の時間順序性が試験される
   ようにした導通試験方式。 ７、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、データ端末間が接
   続される際に、データ通信に先立って該データ端末間に
   存在する通信路が、一方のデータ端末から試験対象とし
   ての複数タイムスロットに挿入された導通試験パターン
   は他方のデータ端末で該パターンのみがループバックさ
   れたうえ、上記一方のデータ端末で挿入導通試験パター
   ンと比較照合されることによって、該通信路上での複数
   タイムスロット間の時間順序性が試験されるようにした
   導通試験方式。 ８、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、発呼要求があった
   際に、発呼端末としての一方のデータ端末を端末インタ
   フェース部を介し収容してなるディジタル交換機と、着
   信端末としての他方のデータ端末を端末インタフェース
   部を介し収容してなるディジタル交換機との間に存在す
   る通信路が、一方のデータ端未収容端末インタフェース
   部から試験対象としての複数タイムスロットに挿入され
   た導通試験パターンは他方のデータ端未収容端末インタ
   フェース部で該パターンのみがループバックされたうえ
   、上記一方のデータ端未収容端末インタフェース部で挿
   入導通試験パターンと比較照合されることによって、該
   通信路上での複数タイムスロット間の時間順序性が試験
   されるようにした導通試験方式。 ９、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６４
   ｋｂｐｓのタイムスロットを複数使用しデータ端末間で
   行われる、ディジタル交換機を含むディジタル通信シス
   テムにおける導通試験方式であって、データ端末を端末
   インタフェース部を介し収容してなるディジタル交換機
   において、空き状態にあるデータ端末を収容してなる端
   末インタフェース部と、該ディジタル交換機に具備され
   ているテスト部との間に存在する通信路が、上記テスト
   部から試験対象としての複数タイムスロットに挿入され
   た導通試験パターンは上記データ端末収容端末インタフ
   ェース部で該パターンのみがループバックされたうえ、
   上記テスト部で挿入導通試験パターンと比較照合される
   ことによって、該通信路上での複数タイムスロット間の
   時間順序性が試験されるようにした導通試験方式。 １０、データ速度が６４ｋｂｐｓ×Ｎの高速通信が、６
   ４ｋｂｐｓのタイムスロットを複数使用しデータ端末間
   で行われる、ディジタル交換機を含むディジタル通信シ
   ステムにおける導通試験方式であって、発呼要求があっ
   た際に、発呼端末としての一方のデータ端末を端末イン
   タフェース部を介し収容してなるディジタル交換機と、
   着信端末としての他方のデータ端末を端末インタフェー
   ス部を介し収容してなるディジタル交換機との間に存在
   する通信路が、一方のデータ端末収容端末インタフェー
   ス部から試験対象としての複数タイムスロットに挿入さ
   れた導通試験パターンは他方のデータ端末収容端末イン
   タフェース部で該パターンのみがループバックされたう
   え、上記一方のデータ端末収容端末インタフェース部で
   挿入導通試験パターンと比較照合され、該比較照合結果
   に応じて着信端末への着信動作か、発呼端末への接続不
   可通知後の切断動作かの何れかが行われるようにした導
   通試験方式。