KR920005065B1

KR920005065B1 - 타임 스위치 장치의 통화로 시험방법

Info

Publication number: KR920005065B1
Application number: KR1019890012183A
Authority: KR
Inventors: 오돈성; 강구홍; 박권철
Original assignee: 한국 전기통신공사; 이해욱; 재단법인 한국전자통신 연구소; 경상현
Priority date: 1989-08-26
Filing date: 1989-08-26
Publication date: 1992-06-26
Also published as: KR910005630A

Abstract

내용 없음.

Description

타임 스위치 장치의 통화로 시험방법

제1도는 본 발명의 적용되는 시스템을 개략적으로 나타낸 블럭도.

제2도는 타임스위치 장치의 구성을 나타낸 블럭도.

제3도는 본 발명의 자체 통화로 시험의 일실시 예시도.

제4도 및 제5도는 상기 제3도의 하드웨어적인 통화로를 이용하여 통화로 시험을 행하는 흐름도.

* 도면의 주요부분에 대한 부호의 설명

TSP : 타임 스위치 프로세서 TTMA : 시험 및 유지보수 PBA

TCMA 0-2 : 제어 메모리부 TSMA 0-7 : 통화 메모리부

MUX 0-4 : 멀티플렉서 DMX 0-4 : 디멀티플렉서

MDXA 0-4 : 멀티플렉서 및 디멀티플렉서 회로팩

DLIA : 데이터 링크 인터페이스

본 발명은 디지틀 교환기에 사용되는 타임스위치 장치에서의 자체 경로를 시험하는 타임 스위치 장치의 통화로 시험방법에 관한 것이다.

디지틀 교환기에서 기본적인 구성요소 중의 하나는 타임슬롯 교환(TSI : Time Slot Interchange)을 행하는 타임스위치 장치이다. 타임스위치 장치의 기본기능은 입력 하이웨이(Incoming Highway)상의 모든 타임슬롯을 임의의 출력 하이웨이(Outgoing Higheay)상으로 교환하는 것이다.

디지틀 교환기의 타임스위치 장치는 다중화된 시분할 PCM 하이웨이 상의 타임슬롯을 서로 교환함으로써 회선교환을 이룬다. 즉 타임슬롯 O(TSO)의 음성데이터를 TSI로 옮기고 반대로 TSI의 데이터는 TSO로 옮김으로써 TSO, TSI를 배정받은 가입자끼리 통화가 가능하게 된다. 실제로 이러한 하이웨이들이 다수가 있게 되므로 서로 다른 하이웨이 상의 타임슬롯들 간에도 타임슬롯 교환이 이루어져야 한다. 타임슬롯은 시간축에서의 한 부분이므로 타임슬롯이 교환된다는 것은 어떤 음성 데이터가 시간축에서의 위치를 바꾸는 것이며 지나간 시간축으로의 이동은 불가능하므로 결국 데이터가 시간지연을 갖는 것이 된다.

최근 디지틀 교환기가 대용량화 되어감에 따라 타임스위치 장치도 4K 타임슬롯을 교환할 수 있을 만큼 용량이 증대 되었으며 계속 용량이 증가함에 따라 다수의 중요한 PBA(Printed Board Assembly)들이 실장되고 있다.

그러므로, 타임스위치 장치에 실장된 PBA들 중에 일부가 고장 상태로 되었을 경우 종래와 같이 타임스위치 장치 전체를 교체한다는 것은 비경제적이며, 해당 타임스위치 장치에 수용되어 있는 가입자의 서비스가 중단되어야하는 문제점이 있어, 고장난 PBA만 교체할 수 있도록 고장난 PBA를 찾아내는 방법을 모색하게 되었다.

본 발명의 목적은 타임스위치 장치에 실장된 PBA들 중에 고장난 PBA가 존재할 경우 소프트웨어의 지원을 받아 고장난 PBA를 찾아 낼 수 있도록 하는 타임스위치 장치에서 통화로 시험방법을 제공하는데 있다.

본 발명은 상기 목적을 달성하기 위해 입출력 하이웨이에 연결된 제1멀티플렉서 및 디멀티플렉서 수단고, 통화메모리 및 제어메모리를 구비하고 있는 타임슬롯교환 수단과, 상기 타임슬롯교환수단 및 데이터 링크 간에 연결된 제2멀티플렉서 및 디멀티플렉서 수단과, 상기 타임슬롯교환 수단 및 데이터 링크 간에 연결된 데이터 링크 인터페이스 수단과, 상기 각 수단에 연결된 시험 및 유지보수 수단을 구비하고 있는 타임스위치 장치의 통화로 시험방법에 있어서, 상기 타임스위치 장치내의 각 보드 및 자체 메모리등을 초기화시킨 후, 상위 프로세서로부터 상기 타임스위치통화로 시험명령을 받는 제1단계 ; 상기 시험 및 유지보수 수단 및 제어메모리가 정상적으로 동작하는 가를 시험하는 제2단계 ; 상기 시험 및 유지보수 수단 및 제어 메모리의 상태를 확인하여 정상적으로 동작하면 다음 단계로 진행하고 정상적으로 동작하지 않으면 상위 프로세서로 보고하는 제3단계 ; 상기 타임스위치 장치의 통화로 시험 경로를 상기 제어메모리를 제어하여 설정하는 제4단계 ; 상기 시험 및 유지보수 수단 및 제어 메모리를 제어하여 해당 시험 패턴을 상기 시험 경로로 송출하는 제5단계 ; 및 상기 시험 경로를 통과한 데이타를 상기 시험 및 유지보수 수단 또는 제어메모리를 통해 수신하여 처음 송출된 시험 패턴과 동일한가를 조사한 후, 그 조사 결과를 상위 프로세서로 보고하는 제6단계를 포함하여 수행되도록 한 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명의 일실시예를 상세히 설명하면 다음과 같다.

제1도는 본 발명이 적용되는 시스템을 개략적으로 나타낸 블럭도이다.

제1도에서와 같이 타임스위치 장치(TSW)는 타임스위치 프로세서(TSP) 및 소프트웨어 유니트(1)의 지원을 받아 통화로 시험을 할 수 있도록 구성되어 있다.

제2도는 타임스위치 장치(TWS)의 구성을 개략적으로 나타낸 블럭도로서 11과 15는 멀티플렉서(MUX), 12와 17은 타임슬롯 교환부 (TSMA : Time Switch Speech Memory Board Assembly)+(TCMA : Time Switch Control Memory Board Assembly)), 13과 16은 데이터링크 인터페이스(DLIA : Data Link Interface Board Assembly)), 14와 18은 디멀티플렉서(DMX : Demultiplexer), 19는 시험 및 유지보수 PBA(TTMA : TSW Test and Maintenance Board Assembly)를 각각 나타낸다.

멀티플렉서(MUX)와 디멀티플렉서부(DMX)는 같은 PBA인 MDXA에 실현되어 있다. 즉 14와 15는 같은 MDXA4에 실현되어 있는 것이다.

멀티플렉서부(11)는 4개의멀티플렉서(MUXO-3)로 이루어져 있으며 하나의 멀티플렉서가 서브하이웨이(20)로 부터 직렬 차동 통화데이타 2048Kbps(32 PCM 채널)를 32쌍(총 1024 PCM채널)을 받아들여 이를 8192Kbps의 속도의 9비트(PCM 8비트, 패리티 1비트) 병렬 데이터(1024 채널)로 멀티플렉싱하여 타임슬롯 교환부(12)로 보낸다. 그리고 상기 멀티플렉서부(11)의 나머지 3개의 멀티플렉서들도 같은 기능을 수행한다. 따라서 멀티플레서부(11)에서는 서브하이웨이(20)에서 총 128서브하이웨이(4096 PCM 채널)를 받아 멀티플렉싱하여 타임슬롯 교환부(12)로 보낸다.

디멀티플렉서부(18)는 4개의 디멀티플렉서(DMXO-3)로 이루어져 있으며, 하나의 디멀티플렉서가 타임슬롯 교환부(17)로 부터 8192Kbps 속도의 9비트(PCM 8비트, 패리티 1비트) 병렬데이타(1024채널)를 받아 디멀티플렉싱하여 서브하이웨이 부분(21)으로 직렬 차동 통화데이터 형태(2048Kbps, 32PCM 채널)의 32개 서브하이웨이로 출력시킨다. 그리고 상기 디멀티플렉서부(18)의 나머지 3개의 디멀티플렉서도 같은 기능을 수행한다. 따라서 상기 디멀티플렉서부(18)에서는 128서브하이웨이(4096PCA 채널)를 서브하이웨이 부분(21)으로 출력시킨다.

상기 멀티플렉서부(11)와 디멀티플렉서부(18)는 MUXO와 DMXO, MUX1과 DMX1, MUX2와 DMX2, DMX3과 DMX3이 각각 4개의 PBA MDXA0-3에 함께 실현되어 있다.

타임슬롯 교환부(12)는 통화메모리부(TSMA0, 2, 4, 6)와 제어메모리부(TCMA0)를 구비하고 있으며, 멀티플렉서부(11)의 4개의 멀티플렉서로부터 전송된 9비트의 데이터를 각각 받아 패리티 체크를 한 후에 데이터를 시스템클럭(8.192MHz)의 제어를 받아 통화메모리인 이중 포트 SRAM 두개에 동시에 순차 쓰기를 수행하고, 제어메모리부의 제어를 받아 랜덤읽기를 수행하여 타임슬롯 교환을 한 후에 1024 타임 슬롯은 DLIA(13)로, 다른 1024 타임슬롯은 DMX(14)로 보낸다. 상기 제어메모리부는 프로세서(TSP)로 부터 데이터를 받아 통화메모리부로 보내며, 이 데이타는 통화메모리의 읽기 어드레스 포트에 입력되어 읽기 어드레스로서 사용되어 랜덤하게 읽어낸다.

제3도는 본 발명의 자체통화로 시험 경로설정을 나타내기 위한 도면이다.

본 발명의 자체통화로 시험시, 우선 프로세서(TSP)와 제어버스(TD-bus)로 연결되는 TTMA(28), TCMA0-2(25, 26)가 정상적으로 제어되는가를 확인한다. 정상적으로 제어되는 경우 시험 및 유지보수 PBA(TTMA)(28)를 시험하기 위해 프로세서(TSP)는 TTMA(28)로 시험 패턴 데이터를 출력하여 TTMA(28)를 거쳐 다시 프로세서(TSP)로 들어오게 한 후, 프로세서(TSP)에서 비교하여 정상여부를 판단한다.

TSMA0-7(24, 27)를 시험하기 위해 프로세서(TPS)는 TCMA(25, 26)로 통화로 제어 데이터와 임의의 8비트 시험패턴 데이터를 출력하여 TSMA(24, 27)에 입력된다. 이때 TSMA(24, 27)가 정상적으로 동작 한다면, TSP는 TCMA(25, 26)를 통해 타임스위칭된 시험데이타를 읽어 비교할 수 있다. 그리고, TSP가 출력한 시험데이타와 TSMA(24, 27)를 거쳐서 TSP가 읽은 데이타가 동일할 때 해당 TSMA(24, 27)는 정상이다. 이와 같은 과정을 8번 반복하여 TSMA0-7(24, 27)의 정상여부를 알 수 있게 된다.

MUXO-3(멀티플렉서부)(22)를 시험하기 위해서 프로세서(TSP)가 TTMA(28)로 임의의 8비트 시험패턴 데이타를 출력하면, TTMA는 해당 MUX에 시험 데이터를 출력시킨다. 그러면 MUXO-3(22)→TSMA(24)→TCMA(25)→TSP와 같은 경로로 시험되어 MUX0-3(22)의 정상여부를 알 수 있게 된다. 만약 MUX0(22)가 비정상이라면 TSP가 출력한 시험 데이터와 상기 경로를 거쳐서 돌아온 데이터가 다르게 된다.

DMX0-3(디멀티플렉서부)(23)를 시험하기 위해 프로세서(TPS)는 TTMA(28)로 시험 패턴 데이터를 출력하여 MUX4(30)→TSMA1, 3, 5, 7(27)→DMX0-3(23)→TTMA(28)→TPS와 같은 경로로 시험하여 정상 여부를 알 수 있게 된다.

DLIA(29)를 시험하기 위해 프로세서(TPS)는 TCMA(25)를 제어하여 TSMA0, 2, 4, 6(24)으로 시험데이터를 출력시켜, DLIA(29)→루프백회로→DLIA(29)→TSMA1, 3, 5, 7(27)→TCMA(26)→TSP와 같은 경로로 시험하여 정상 여부를 알 수 있게 된다

본 발명의 바람직한 실시예에서는 상기 시험 패턴으로 "55" 또는 "AA"(16진값임)등을 할당하여 시험하였다.

그리고 타임스위치 전체 통화로를 시험하기 위해서는, TSP가 TCMA0-2(25, 26)를 제어하여 통화로를 설정한 후에

TSP→TD버스→TTMA(28)→MUX0-3(22)→TSMA0, 2, 4, 6(24)→DLIA(29)→루프백회로→DLIA(29)→TSMA1, 3, 5, 7(27)→DMX0-3(23)→TTMA(28)→TD버스→TSP경로와, TSP→TD버스→TTMA(28)→MUX0-3(22)→TSMA0, 2, 4, 6(24)→MUX4(30)→인트러 정터→DMX4(30)→TSMA1, 3, 5, 7(27)→DMX0-3(23)→TTMA(28)→TD버스→TSP의 경로로 시험한다.

그리고 상기 타임스위치의 전체 통화로시험은 정상적으로 타임스위치 장치가 운용되는 경우에만 타임스위치 전체 통화로만 주기적으로 점검하는 것이 바람직하다. 그리고, 타임스위치 전체 통화로에 이상이 발생하였을때 상기 각 PBA의 정상 유무를 조사하기 위한 시험을 수행한다.

제4도 및 제5도는 제3도의 하드웨어적 통화로를 이용하여 통화로 시험을 행하는 흐름도를 나타낸다.

우선 제4도를 설명하면, 운용 소프트웨어(O.S.)에 의해 작동이 개시되면 타임스위치 초기화 단계(31)를 수행한다. 여기에서 타임 스위치 초기화 단계(31)에 의해 작동 개시되면 타임스위치장치 내의 각 PBA 및 자체 메모리를 초기화 시킨다.

그리고 나서 다음단계를 수행하는데, 다음단계(32)는 IPC(Inter Processor communication)일을 위한 제반사항을 등록하는 단계이다.

상기 IPC 등록 후에 수행되는 단계(33)에서는 주기적인 시험을 하거나 각종 시험용 타이머를 세트시킨다.

제5도의 수행과정을 상세히 설명하면 다음과 같다.

도면에 도시한 바와같이 상위 소프트웨어로부터 타임스위치 통화로 시험 명령을 받으면(40), 우선 프로세서에 직접 인터페이스되는 TTMA(28) 및 TCMA0-2(25, 26)가 정상적으로 동작하는 가를 시험하여야 한다(41). 그리고 나서 상기 TTMA(28) 및 TCMA0-2(25, 26)시험 결과를 확인하여(42), 정상적으로 동작하면 다음단계(43)을 수행하고, 정상적으로 동작하지 않으면 시험 결과보고 단계(46)로 가서(TTMA(28), TCMA0-2(25, 26) 시험결과를 상위 소프트 웨어에 보고된다.

상기 TTMA(28) 및 TCMA0-2(25, 26)시험 결과가 정상인 경우에는 타임스위치 전체 통화로 시험등, 전술한 제3도의 설명에서와 같이 의도한 바대로 시험하기 위한 경로를 TCMA0-2(25, 26)를 제어하여 설정한다(43).

그리고 나서 TTMA(28), TSMA(24, 27)를 제어하여 해당 시험패턴을 송출한다(44). 상기 전단계(44)에서 송출된 시험 패턴이 통화로 시험경로 설정단계(43)에서 설정된 특정경로를 통과한 것을 TTMA(28) 또는 TSMA(24, 27)와 TCMA(25, 26)를 통하여 수신하여 송출된 시험패턴과 같은 가를 조사한다(45). 그리고 나서 시험한 결과를 상위 소프트웨어에 보고하여 본 발명의 시험을 종료하게 된다. 상기한 바와같은 단계 40 내지 단계 46까지의 수행은 주기적으로 또는 운용자의 요구에 의해서 수행되는 것이다.

본 발명은 상기와 같이 구성되어 하드웨어적으로 마련된 통화로에 패턴 데이터를 보내어 시험해 봄으로써 타임스위치 장치의 각 유니트별 고장 유무를 판단하고 정확하게 고장위치를 인지할 수 있도록 하여 타임스위치장치의 유지보수를 용이하게 하고 통화서비스 신뢰도를 향상시키는 효과를 갖는다.

Claims

입출력 하이웨이에 연결된 제1멀티플렉서 및 디멀티플렉서 수단(DMXA0-3)과, 통화메모리(TSMA) 및 제어메모리(TCMA)를 구비하고 있는 타임슬롯교환 수단과, 상기 타임슬롯교환수단 및 데이터 링크 간에 연결된 제2멀티플렉서 및 디멀티플렉서 수단(MDXA4)과, 상기 타임슬롯교환 수단 및 데이터 링크 간에 연결된 데이터 링크 인터페이스 수단(DLIA)과, 상기 각 수단에 연결된 시험 및 유지보수 수단(TTMA)을 구비하고 있는 타임스위치 장치의 통화로 시험방법에 있어서, 상기 타임스위치 장치내의 각 보드 및 자체 메모리 등을 초기화시킨 후, 상위 프로세서로 부터 상기 타임스위치통화로 시험명령을 받는(40) 제1단계; 상기 시험 및 유지보수 수단(TTMA) 및 제어메모리(TCMA)가 정상적으로 동작하는 가를 시험하는(41) 제2단계; 상기 시험 및 유지보수 수단(TTMA) 및 제어메모리(TCMA)의 상태를 확인하여(42) 정상적으로 동작하면 다음 단계로 진행하고 정상적으로 동작하지 않으면 상위 프로세서로 보고하는 제3단계; 상기 타임스위치 장치의 통화로 시험 경로를 상기 제어메모리를 제어하여 설정하는(43) 제4단계; 상기 시험 및 유지보수 수단(TTMA) 및 제어메모리(TCMA)를 제어하여 해당 시험 패턴을 상기 시험 경로로 송출하는(44) 제5단계; 및 상기 시험 경로를 통과한 데이타를 상기 시험 및 유지보수 수단(TTMA) 또는 제어메모리(TCMA)를 통해 수신하여 처음 송출된 시험 패턴과 동일한가를 조사한 후(45), 그 조사 결과를 상위 프로세서로 보고하는(46) 제6단계; 를 포함하여 수행되는 것을 특징으로 하는 타임스위치 장치의 통화로 시험방법.
제1항에 있어서, 상기 제2단계에서는 상기 시험 및 유지보수 수단(TTMA)을 시험하기 위해 타임스위치 프로세서(TSP)로 하여금 상기 시험 및 유지보수 수단으로 시험패턴 데이터를 출력하여, 상기 시험 및 유지보수 수단을 거쳐 다시 타임스위치 프로세서(TSP)로 입력되게 한 후, 상기 타임스위치 프로세서(TSP)에서 비교 판독하는 제7단계; 및 상기 제어메모리(TCMA)의 시험을 위해 타임스위치 프로세서(TSP)로 하여금 상기 제어메모리(TCMA)로 시험 패턴 데이터를 출력하여, 상기 제어메모리를 거쳐 다시 타임스위치 프로세서(TSP)로 입력되게 한 후, 상기 타임스위치 프로세서(TSP)에서 비교 판독하는 제8단계; 에 의해 이루어지는 것을 특징으로 하는 타임스위치 장치의 통화로 시험방법.
제1항에 있어서, 상기 제4단계에서 상기 통화메모리(TSMA)를 시험하기 위해 설정되는 통화로 시험 경로는

TSP→TCMA0(25)→TSMA(24)→TCMA0(25)→TSP, 또는 TSP→TCMA1→2(26)→TSMA(27)→TCMA1-2(26)→TSP의 경로중 어느 한 경로로 설정되는 것을 특징으로 하는 타임 스위치 장치의 통화로 시험방법.
제1항에 있어서, 상기 제4단계에서 멀티플렉서(22)를 시험하기 위해 설정되는 통화로 시험 경로는

TSP→TTMA(28)→MUX0-3(22)→TSMA(24)→TCMA0(25)→TSP로 설정되는 것을 특징으로 하는 타임 스위치 장치의 통화로 시험방법.
제1항에 있어서, 상기 제4단계에서 디멀티플렉서(23)를 시험하기 위해 설정되는 통화로 시험 경로는

TSP→TTMA(28)→MUX4(30)→TSMA(27)→DMX0-3(23)→TTMA(28)→TSP로 설정되는 것을 특징으로 하는 타임 스위치 장치의 통화로 시험방법.
제1항에 있어서, 상기 제4단계에서 데이터 링크 인터페이스 수단(DLIA)을 시험하기 위해 설정되는 통화로 시험 경로는

TSP→TCMA(25)→TSMA(24)→DLIA(29)→루프백 회로→DLIA(29)→TSMA(27)→TCMA(26)→TSP로 설정되는 것을 특징으로 하는 타임스위치 장치의 통화로 시험방법.
제1항에 있어서, 상기 제4단계에서 타임 스위치 전체를 시험하기 위해 설정되는 통화로 시험경로는 TSP→TTMA(28)→MUX0-3(22)→TSMA(24)→DLIA(29)→루프백 회로→DLIA(29)→TSMA(27)→DMX0-3(23)→TTMA(28)→TPS로 설정되는 경로, 및 TSP→TTMA(28)→MUX0-3(22)→TSMA(24)→DMX4(30)→인트러 정터→MUX4(30)→TSMA(27)→DMX0-3(23)→TTMA28→TSP로 설정되는 경로에 의해 이루어지는 것을 특징으로 하는 타임 스위치 장치의 통화로 시험 방법.