JP2001069586A

JP2001069586A - 時分割交換装置

Info

Publication number: JP2001069586A
Application number: JP24095199A
Authority: JP
Inventors: Seiichi Futami; 誠一二見; Takeshi Takahashi; 岳高橋; Sadaaki Tanaka; 定明田中; Kentaro Hayashi; 健太郎林
Original assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Current assignee: Oki Electric Industry Co Ltd; Oki Comtec Ltd
Priority date: 1999-08-27
Filing date: 1999-08-27
Publication date: 2001-03-16

Abstract

(57)【要約】【課題】ハードウエアの規模を縮小する。【解決手段】カウンタ部12はクロック102 をフレーム
毎に計数して計数値106 を出力する。イネーブル信号生
成部14は計数値106 が予め入力されている数値に一致す
るとき論理が０、一致しないとき論理が１のイネーブル
信号108 を生成する。データ保持部10はイネーブル信号
108 が論理１のときハイウェイ30から取り込んだデータ
をそのまま通話メモリ16、18に出力し、論理０のとき内
蔵するメモリに先に書き込んだデータを読み出して通話
メモリ16、18に出力する。順次書込アドレスカウンタ24
はイネーブル信号108 が論理１のときクロック102 の入
力に応じて順次アドレスが大きくなり、論理０のとき論
理０となる直前に生成したアドレスを繰り返すアドレス
データ114 を生成する。通話メモリ16、18は、アドレス
データ114 に従ってデータ保持部10から入力されるデー
タ112 を書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、時分割交換装置に
関し、特に入力データに交換・処理の対象とならないデ
ータが含まれる場合における時分割交換装置に関するも
のである。

【０００２】

【従来の技術】時分割交換装置は、例えば文献「愛澤
慎一・清水博編『［新版］やさしいディジタル交
換』社団法人電気通信協会（平成６年６月１日発行）」
の第34頁〜第45頁に記載されているように、基本的に
は、通話メモリにデータを書き込むための書込アドレス
および通話メモリからデータを読み出すための読出アド
レスを各タイムスロットに合わせて制御することにより
位相変換を行うものであった。ここで、書込アドレスは
計数値がタイムスロットに合わせて１から順次１だけ増
加するカウンタを用いて生成され、通話メモリでは、デ
ータをこの書込アドレスに従って順次書き込む。また、
読出アドレスは制御メモリを用いて生成される。制御メ
モリには、各タイムスロットに対応した各アドレスに、
通話メモリから信号を読み出すべきアドレスが順次書き
込まれる。読出アドレスが制御メモリに書き込まれる順
番はタイムスロットの順番と一切相関がなく、交換機全
体を制御する制御装置（例えば、電子交換機ではプロセ
ッサ）によって制御される。

【０００３】また、通話メモリに接続される入ハイウェ
イは、一般にSDH （Synchronous Digital Hierarchy ）
伝送方式による。SDH 伝送方式は、基本速度156 Ｍbit/
s 多重化フレーム（2430バイト）や、52Ｍbit/s 多重化
フレーム（810 バイト）と呼ばれるフレーム構造を持つ
ものであり、１フレームは、音声情報の符号化の基本周
期である125 μs を時間の単位としてバイト単位（１バ
イトは64Kbit/sに相当）で多重化される。SDH 伝送方式
では、多重分離の過程でハイウェイ間のフレーム構造の
相違を整合させる必要がある場合、フィクストスタッフ
（固定値）を挿入して整合をとり、このフィクストスタ
ッフは、フレームフォーマットに対して特定の位置に存
在するものであった。

【０００４】

【発明が解決しようとする課題】近年、時分割交換装置
では、ハードウエアの大容量化が進み、それに伴い処理
量も増大することから高速動作が必要となっている。し
かしながら、以上に述べた時分割交換装置では、交換・
処理の対象とならないフィクストスタッフ等も含めた入
力ハイウェイの容量に対して交換・処理能力を必要とす
るため、ハードウエアの規模が必要以上に大きくなると
いう問題があった。本発明はこのような問題に鑑みてな
されたものであって、ハードウエア規模の縮小化を図っ
た時分割交換装置を提供することを目的としている。

【０００５】

【課題を解決するための手段】本発明は上述の課題を解
決するために、ハイウェイのデータを順次書込アドレス
カウンタから出力されるアドレスデータに従って通話メ
モリに順次書き込み、書き込んだデータを制御メモリか
ら出力されるアドレスデータに従って順次読み出すこと
により交換・処理を行う時分割交換装置において、ハイ
ウェイから交換・処理対象外のデータが入力されると
き、このデータが通話メモリに書き込まれるのを禁止す
るデータ書込禁止手段を含むことを特徴とする。

【０００６】この場合、データ書込禁止手段は、ハイウ
エイの予め定められたタイムスロットのデータが入力さ
れたとき論理１から論理０となるイネーブル信号を生成
するイネーブル信号生成手段と、イネーブル信号が論理
１のときハイウェイのデータを取り込んで内蔵するメモ
リを書き換えると共にこのデータを出力し、イネーブル
信号が論理０のときハイウェイからのデータの取り込み
を停止すると共にメモリからデータを読み出して出力す
るデータ保持手段と、イネーブル信号が論理０のときそ
の期間イネーブル信号が論理０となる直前に生成したア
ドレスデータを繰り返し出力するよう順次書込アドレス
カウンタを制御する制御手段とを含むのがよい。

【０００７】また、データ書込禁止手段は、ハイウェイ
の予め定められたタイムスロットのデータが入力された
とき論理１から論理０となるイネーブル信号を生成する
イネーブル信号生成手段と、イネーブル信号が論理０の
ときその期間イネーブル信号が論理０となる直前に生成
したアドレスデータを繰り返し出力するよう順次書込ア
ドレスカウンタを制御すると共にデータの書き込みを禁
止するように通話メモリを制御する制御手段とを含むの
がよい。

【０００８】

【発明の実施の形態】次に本発明の実施例を図面を用い
て説明する。図１は、本発明による時分割交換装置の実
施例を示す機能ブロック図である。この実施例は、交換
・処理の対象とならないデータ、例えばフィクストスタ
ッフを、そのフィクストスタッフの直前の交換・処理の
対象となるデータと同一のデータで置き換え、これをそ
の直前の交換・処理の対象となるデータが通話メモリに
書き込まれた位置に再度書き込むことにより交換・処理
の対象とならないデータを除外してハードウェア規模の
縮小化を図るものである。

【０００９】図１において、データ保持部10、カウンタ
部12、およびイネーブル信号生成部14は、交換・処理の
対象とならないデータをそのデータの直前の交換・処理
の対象となるデータと同一のデータで置き換えるもので
あり、残りの通話メモリ16、18、選択回路20、制御部2
2、順次書込アドレスカウンタ回路24、順次読出アドレ
スカウンタ26、および制御メモリ28は、一般的な時分割
交換装置を構成するものである。なお、本実施例は、本
発明を時分割交換装置に適用した場合の例であるが、交
換・処理の対象とならないデータを扱う装置、例えばハ
イウェイ相互のフレーム位相差を吸収するエラスティッ
クストアメモリ等への適用にも好適である。

【００１０】ハイウェイ30には、例えばSDH （Synchron
ous Digital Hierarchy ）伝送方式によるデータ100 が
入力される。本実施例では、このデータ100 の各フレー
ムにおける予め定められた順番のタイムスロットに交換
・処理の対象とならないデータが含まれている。また、
制御線32、34、36には、それぞれクロック102 、フレー
ムパルス104 、制御信号110 が入力され、上記のデータ
100 はクロック102 、フレームパルス104 に同期してい
る。

【００１１】ハイウェイ30はデータ保持部10の入力に接
続されており、データ保持部10は、ハイウェイ30から入
力されるデータ100 が交換・処理対象のデータであると
きはそのデータを出力すると共にそのデータで内蔵する
メモリを書き換え、交換・処理対象のデータでないとき
はそのメモリから最後に書き込んだデータを読み出して
出力するものである。

【００１２】詳細には、データ保持部10は、ハイウェイ
30から入力されるデータ100 を制御線32からのクロック
102 に従って取り込み、イネーブル信号生成部14から与
えられるイネーブル信号108 が論理１のとき、取り込ん
だデータで内蔵するメモリAを書き換えると共にその取
り込んだデータをクロック102 に従って出力し、イネー
ブル信号108 が論理０のとき、取り込んだデータによる
メモリA の書き換えを停止すると共にメモリA に最後に
書き込んだデータを読み出してクロック102 に従って出
力する。データ保持部10の出力はハイウェイ38により通
話メモリ16、18のデータ入力端子(a) に接続されてい
る。

【００１３】通話メモリ16、18は、データ保持部10から
ハイウェイ38を介して入力されるデータ112 を、順次書
込アドレスカウンタ24からライトアドレス端子(b) に与
えられるアドレスデータ114 に従って順次書き込み、書
き込んだデータを制御メモリ28からリードアドレス端子
(d) に与えられるアドレスデータ116 に従って順次読み
出すものである。なお、通話メモリ16、18は、データの
書込みおよび読出しを制御部22から与えられる制御信号
118 、120 に従って１フレーム毎に交互に実行し、通話
メモリ16がデータを書き込むとき通話メモリ18ではデー
タを読み出し、通話メモリ16がデータを読み出すとき通
話メモリ18ではデータを書き込む。通話メモリ16、18の
データ出力端子(c) はそれぞれ選択回路20の入力に接続
されている。

【００１４】選択回路20は、通話メモリ16、18から１フ
レーム毎に交互に入力されるデータを制御部22から与え
られる制御信号122 に従って選択するものである。選択
回路20の出力はハイウェイ41に接続されており、選択回
路で選択されたデータはハイウェイ41に出力される。

【００１５】一方、制御線32、34はカウンタ部12に接続
されており、カウンタ部12は、制御線34から入力される
フレームパルス104 を基準としてフレーム同期を保持
し、制御線32から入力されるクロック102 をフレーム毎
に計数し、その計数値106 をクロック102 に同期して出
力するものである。したがって、この計数値106 は、デ
ータ100 の各フレームにおけるタイムスロットの順番
（タイムスロット番号）に対応する。カウンタ部12の出
力はイネーブル信号生成部14の入力に接続されている。

【００１６】イネーブル信号生成部14は、カウンタ部12
から入力される計数値106 をデコードし、デコードした
値Ｎと内蔵するメモリB に予め格納されているタイムス
ロット番号Ｎ₀ とを比較し、値Ｎがタイムスロット番号
Ｎ₀ に一致するとき論理１（または論理０）になり、一
致しないとき論理０（または論理１）になるイネーブル
信号108 を生成するものである。本実施例では、交換・
処理対象外のデータが伝送されるタイムスロットの位置
は予め定められており、タイムスロット番号Ｎ₀ は、こ
の交換・処理対象外のデータが伝送されるタイムスロッ
トの位置（番号）を示すものである。なお、予め与えら
れるタイムスロット番号は複数であってもよい。イネー
ブル信号生成部14の出力はデータ保持部10および制御部
22に接続されている。

【００１７】データ保持部10は、前述したようにイネー
ブル信号生成部14から与えられるイネーブル信号108 が
論理１のとき、現在取り込んだデータをそのまま出力
し、イネーブル信号108 が論理０のとき、メモリA に最
後に書き込んだデータを読み出して出力する。したがっ
て、データ保持部10は、交換・処理対象のデータが入力
されるとき、入力されたデータをそのまま出力し、交換
・処理対象外のデータが入力されるとき、その交換・処
理対象外のデータに換えて最後にメモリA に書き込んだ
交換・処理対象のデータを読み出して出力するので、デ
ータ保持部10からは交換・処理対象となるデータのみが
出力されることになる。

【００１８】制御部22は、通話メモリ16、18、選択回路
20、順次書込アドレスカウンタ24、順次読出アドレスカ
ウンタ26、および制御メモリ28の動作を制御する制御信
号を生成するものである。詳細には、制御部22は、イネ
ーブル信号生成部14から入力されるイネーブル信号108
が論理１のとき、順次書込アドレスカウンタ24によるク
ロック102 の計数を許容し、イネーブル信号108 が論理
０のとき、その計数を一時停止させる制御信号と、フレ
ームパルス104 を基準とするフレーム同期を保持させる
制御信号とを生成し、これらを制御信号124 として出力
するものである。制御部22の制御信号124 の出力は順次
書込アドレスカウンタ24の入力に接続されている。

【００１９】順次書込アドレスカウンタ24は、制御部22
から入力される制御信号124 に従ってフレームパルス10
4 を基準とするフレーム同期を保持し、制御線32から入
力されるクロック102 をフレーム毎に計数し、その計数
値をアドレス値とするアドレスデータ114 を生成してク
ロック102 に同期して出力するものである。したがっ
て、順次書込アドレスカウンタ24は、イネーブル信号10
8 が論理１のときはアドレス値が順次大きくなるアドレ
スデータ114 を出力し、イネーブル信号108 が論理０の
ときはクロック102 の計数を停止するので、その間、同
一アドレス値のアドレスデータ114 を繰り返し出力する
ことになる。なお、アドレスデータ114 の各アドレス値
は、データ100 の各フレームにおける各タイムスロット
に対応する。順次書込アドレスカウンタ24の出力は通話
メモリ16、18のライトアドレス端子(b) に接続されてい
る。

【００２０】通話メモリ16、18は、前述したように順次
書込アドレスカウンタ24から与えられるアドレスデータ
114 が示す位置にデータ保持部10から入力されるデータ
112を順次書き込む。したがって、ハイウェイ30から交
換・処理対象外のデータが入力されてイネーブル信号10
8 の論理が０になったとき、その期間、通話メモリ16、
18には、データ保持部10からはその交換・処理対象外の
データに替えてその直前の交換・処理の対象となるデー
タが繰り返し入力されると共に、順次書込アドレスカウ
ンタ24からはイネーブル信号108 の論理が０になる直前
のアドレスデータ114 が繰り返し与えられるので、実質
的にはデータの書き込みが停止されることになり、交換
・処理対象のデータのみが書き込まれることになる。こ
れにより、交換・処理のハードウェア規模を従来より縮
小することができる。

【００２１】また、制御部22は、制御線36から入力され
る制御信号110 に基づいて制御メモリ28に書き込むべき
データ126 を生成すると共に、生成したデータ126 を制
御メモリ28に書き込む位置を指示するアドレスデータ12
8 を生成するものである。なお、データ126 は通話メモ
リ16、18からデータを読み出す位置を示すアドレスデー
タであり、アドレスデータ128 はデータ100 の各フレー
ムにおける各タイムスロットに対応する。また、制御信
号110 は交換機全体を制御する制御装置から適宜与えら
れる。制御部22のデータ126 の出力は制御メモリ28のデ
ータ入力端子(a) に、アドレスデータ128 の出力は制御
メモリ28のライトアドレス端子(b) にそれぞれ接続され
ている。制御メモリ28は、制御部22から入力されるデー
タ126 を、同じく制御部22から入力されるアドレスデー
タ128 が指示する位置に書き込む。

【００２２】また、制御部22は、イネーブル信号生成部
14から入力されるイネーブル信号108 が論理１のとき、
順次読出アドレスカウンタ26によるクロック102 の計数
を許容し、イネーブル信号108 が論理０のとき、その計
数を一時停止させる制御信号と、フレームパルス104 を
基準とするフレーム同期を保持させる制御信号とを生成
し、これらを制御信号130 として出力するものである。
制御部22の制御信号130 の出力は順次読出アドレスカウ
ンタ26の入力に接続されている。

【００２３】順次読出アドレスカウンタ26は、制御部22
から入力される制御信号130 に従ってフレームパルス10
4 を基準とするフレーム同期を保持し、制御線32から入
力されるクロック102 をフレーム毎に計数し、その計数
値に基づいてアドレスデータ132 を生成してクロック10
2 に同期して出力するものである。したがって、順次読
出アドレスカウンタ26は、イネーブル信号108 が論理０
のときクロック102 の計数を停止するので、その間、計
数の停止直前に生成したアドレスデータ132 を繰り返し
出力することになる。順次読出アドレスカウンタ26の出
力は制御メモリ28のリードアドレス端子(d) に接続され
ている。

【００２４】制御メモリ28は、順次読出アドレスカウン
タ26から入力されるアドレスデータ132 が指示する位置
からデータを読み出し、これをアドレスデータ116 とし
てデータ出力端子(c) から出力するものである。時分割
交換装置では、制御メモリ28にデータ126 を書き込む順
番を制御信号110 により制御することにより所望の交換
が行われる。制御メモリ28のデータ出力端子(c) は通話
メモリ16、18のリードアドレス端子(c) に接続されてい
る。

【００２５】通話メモリ16、18は、制御メモリ28から与
えられるアドレスデータ116 が示す位置からデータを読
み出す。ここで、通話メモリ16、18には交換・処理の対
象となるデータのみが書き込まれているので、通話メモ
リ16、18からは交換・処理の対象となるデータが読み出
されることになる。なお、本実施例では、イネーブル信
号生成部14から論理０のイネーブル信号108 が出力され
るとき、その期間、通話メモリ16、18には制御メモリ28
からイネーブル信号108 が論理０になる直前のアドレス
データ116 が繰り返し与えられるので、通話メモリ16、
18からは同一データが繰り返し読み出される。

【００２６】このように、本実施例では、ハイウェイ30
から交換・処理対象外のデータが入力されるとき、この
交換・処理対象外のデータが通話メモリ16、18に書き込
まれるのを禁止するデータ書込禁止手段を設けたので交
換・処理の対象を減少させることができ、回路規模の縮
小化を図ることができる。

【００２７】図１に示す実施例の動作は以下の通りであ
る。例えば、図２に示すように、各フレームがタイムス
ロットTS0 〜TS9 からなるデータ100 、そのデータ100
に同期するクロック102 とフレームパルス104 がそれぞ
れ装置に入力される場合、カウンタ部12では、クロック
102 を計数してフレーム毎に値が１〜10となるカウント
値106 を生成する。ここで、カウント値106 の値１〜10
は、それぞれタイムスロットTS1 〜TS9 、TS0 に対応す
る。なお、図２の例では、タイムスロットTS3、TS4 で
伝送されるデータは、交換・処理対象外のデータである
とする。

【００２８】イネーブル信号生成部14には、交換・処理
対象外のデータに対応するタイムスロット番号Ｎ₀ とし
てタイムスロットTS3 、TS4 の番号３、４がメモリB に
予め格納されている。イネーブル信号生成部14では、カ
ウンタ部12からカウント値106 が与えられるとメモリB
に格納されているタイムスロット番号３、４と比較し、
カウント値106 がタイムスロット番号３、４のいずれか
に対応するとき、イネーブル信号108 の論理を１から０
にする。この場合、タイムスロットTS3 、TS4が入力さ
れたとき、イネーブル信号108 の論理が１から０にな
る。

【００２９】データ保持部10では、タイムスロットTS0
〜TS2 に対応するデータが入力されるとき、イネーブル
信号生成部14から与えられるイネーブル信号108 の論理
が１になるので、入力されたデータをデータ112 として
ハイウェイ38に出力する。しかし、タイムスロットTS3
、TS4 に対応するデータが入力されるとき、イネーブ
ル信号108 の論理が０になるので、タイムスロットTS2
に対応するデータが入力されたときにメモリA に書き込
んだデータを読み出し、これをタイムスロットTS3 、TS
4 に対応するデータに替えてハイウェイ38に出力する。
続いてタイムスロットTS5 〜TS9 に対応するデータが入
力されるとき、イネーブル信号108 の論理は再び１にな
るので、入力されたデータをハイウェイ38に出力する。

【００３０】一方、順次書込アドレスカウンタ24では、
タイムスロットTS0 〜TS2 に対応するデータが入力され
るとき、イネーブル信号生成部14から出力されるイネー
ブル信号108 の論理が１になり、制御部22からの制御信
号124 が計数を許容するので、クロック102 を計数して
タイムスロットTS0 〜TS2 に対応するアドレス値８、
１、２のアドレスデータ114 を順次生成する。しかし、
タイムスロットTS3 、TS4 に対応するデータが入力され
るとき、イネーブル信号108 の論理が０になり、制御部
22からの制御信号124 が計数を禁止するので、クロック
102 の計数を一時停止し、タイムスロットTS2 に対応し
て生成したアドレス値２のアドレスデータを繰り返し出
力する。続くタイムスロットTS5 〜TS9 では、イネーブ
ル信号108の論理が１に戻り、制御信号124 が計数を許
容するのでクロック102 の計数を再開し、アドレス値
３、４、５、６、７、８のアドレスデータ114 を順次生
成する。

【００３１】通話メモリ16、18では、データ保持部10か
ら入力されるデータ112 を、順次書込アドレスカウンタ
24から与えられるアドレスデータ114 に従って書き込
む。この場合、通話メモリ16、18には、入力データ100
のタイムスロットTS0 〜TS9 に対応して、データ保持部
10からはタイムスロットTS0 〜TS2 、TS2 、TS2 、TS5
〜TS9 に対応するデータが順次入力され、順次書込アド
レスカウンタ24からはアドレス値８、１、２、２、２、
３、４、５、６、７のアドレスデータ114 が順次与えら
れるので、タイムスロットTS0 〜TS2 、TS5 〜TS9 に対
応するデータがアドレス値８、１、２、３、４、５、
６、７の位置に順次書き込まれる。したがって、タイム
スロットTS3 、TS4 に対応するデータ、すなわち交換・
処理対象外のデータは、通話メモリ16、18に書き込まれ
ない。よって、交換・処理の対象が減少し、回路規模の
縮小化を図ることが可能となる。

【００３２】図３は、本発明による時分割交換装置の他
の実施例を示す機能ブロック図である。この実施例は、
交換・処理の対象となるデータのみを通話メモリに書き
込むことにより交換・処理の対象となるデータ数を低減
し、回路規模の縮小化を図る点では前述の実施例の同様
であるが、交換・処理の対象とならないデータの通話メ
モリへの書き込みを直接禁止することにより更に回路規
模の縮小化を図るものである。

【００３３】本実施例は、図３の機能ブロック図に示す
ように、図１に示す実施例からデータ保持部10を削除し
てハイウェイ30を通話メモリ16、18のデータ入力端子
(a) に直接接続すると共に制御部22に換えて、制御部22
に制御信号134 を生成する機能を追加した制御部40を設
けたものである。なお、図３におけるカウンタ部12、イ
ネーブル信号生成部14、通話メモリ16、18、選択回路2
0、順次書込アドレスカウンタ24、順次読出アドレスカ
ウンタ26、制御メモリ28は、それぞれ図１における同一
の符号が付された回路と同じものである。このように、
本実施例では、図１に示すデータ保持部10を用いていな
いので、回路の簡単化、回路規模の一層の縮小化を図る
ことができる。

【００３４】制御部40は、図１の制御部22と同様にし
て、通話メモリ16、18に出力する制御信号118 、120 、
選択回路20に出力する制御信号122 、順次書込アドレス
カウンタ24に出力する制御信号124 、順次読出アドレス
カウンタ26に出力する制御信号130 、制御メモリ28に出
力するデータ126 、アドレスデータ128 等を生成するも
のである。さらに、制御部40は、イネーブル信号生成部
14から入力されるイネーブル信号108 が論理１のとき、
通話メモリ16、18によるデータの書き込みを許容し、イ
ネーブル信号108 が論理０のとき、データの書き込みを
禁止する制御信号134 を生成する。制御部22の制御信号
134 の出力は通話メモリ16、18の入力に接続されてい
る。

【００３５】通話メモリ16、18は、図１に示す実施例の
場合と同様に、順次書込アドレスカウンタ24から与えら
れるアドレスデータ114 が示す位置にハイウェイ30から
入力されるデータ100 を順次書き込む。ただし本実施例
では、制御部40から与えられる制御信号134 がデータの
書き込みを禁止するとき、データ100 およびアドレスデ
ータ114 の入力を抑止し、データ100 の書き込みを停止
するものである。したがって、通話メモリ16、18では、
イネーブル信号108 が論理０のとき制御信号134 により
データの書き込みが禁止されるので、ハイウェイ30から
交換・処理の対象とならないデータがデータ入力端子
(a) に与えられたとき、そのデータの書き込みを停止す
る。これにより、データ保持部10を設けることなく交換
・処理対象外のデータが通話メモリ16、18に書き込まれ
るのを禁止できるのでハードウェア規模を一層縮小する
ことが可能になる。

【００３６】図３に示す実施例の動作は以下の通りであ
る。例えば、図４に示すように、各フレームがタイムス
ロットTS0 〜TS9 からなるデータ100 、そのデータ100
に同期するクロック102 、フレームパルス104 がそれぞ
れ入力される場合、カウンタ部12では、クロック102 を
計数してフレーム毎に値が10、１、２、３、４、５、
６、７、８、９となるカウント値106 を生成する。ここ
で、カウント値106 の値は、それぞれタイムスロットTS
1 〜TS9 、TS0 に対応する。また、タイムスロットTS3
、TS4 で伝送されるデータは、交換・処理対象外のデ
ータであるとする。

【００３７】イネーブル信号生成部14には、交換・処理
対象外のデータに対応するタイムスロット番号Ｎ₀ とし
てタイムスロットTS3 、TS4 の番号３、４がメモリB に
予め格納されている。イネーブル信号生成部14では、カ
ウンタ部12からカウント値106 が与えられるとメモリB
に格納されているタイムスロット番号３、４と比較し、
カウント値106 がタイムスロット番号３、４のいずれか
に対応するとき、イネーブル信号108 の論理を１から０
にする。この場合、タイムスロットTS3 、TS4が入力さ
れたとき、イネーブル信号108 の論理が１から０にな
る。

【００３８】順次書込アドレスカウンタ24では、タイム
スロットTS0 〜TS2 に対応するデータが入力されると
き、イネーブル信号生成部14から出力されるイネーブル
信号108 の論理が１になり、制御部40から与えられる制
御信号124 が計数を許容するので、クロック102 を計数
してタイムスロットTS0 〜TS2 に対応するアドレス値
８、１、２のアドレスデータ114 を順次生成する。しか
し、タイムスロットTS3 、TS4 に対応するデータが入力
されるとき、イネーブル信号108 の論理が０になり、制
御部40から与えられる制御信号124 が計数を禁止するの
で、クロック102 の計数を一時停止し、タイムスロット
TS2 に対応して生成したアドレス値２のアドレスデータ
を繰り返し出力する。続くタイムスロットTS5 〜TS9 で
は、イネーブル信号108 の論理が１に戻り、制御信号12
4 が計数を許容するのでクロック102の計数を再開し、
アドレス値３、４、５、６、７のアドレスデータ114 を
順次生成する。

【００３９】制御部40では、イネーブル信号生成部14か
ら入力されるイネーブル信号108 が論理０になると、デ
ータの書き込みを禁止する論理が０の制御信号134 を生
成して通話メモリ16、18に与える。通話メモリ16、18で
は、制御信号134 の論理が１のとき、ハイウェイ30から
入力されるデータ100 を順次書込アドレスカウンタ24か
ら与えられるアドレスデータ114 に従って順次書き込
み、制御信号134 の論理が０のとき、データ100 の書き
込みを停止する。

【００４０】この例では、通話メモリ16、18には、ハイ
ウェイ30からタイムスロットTS0 〜TS9 に対応するデー
タが順次入力されるとき、順次書込アドレスカウンタ24
からアドレス値８、１、２、２、２、３、４、５、６、
７のアドレスデータ114 が順次与えられ、制御部40から
はタイムスロットTS3 、TS4 のデータが入力されるとき
にデータの書き込みを禁止する論理が０の制御信号134
が与えられるので、タイムスロットTS0 〜TS2 、TS5 〜
TS9 に対応するデータがアドレス値８、１、２、３、
４、５、６、７の位置に順次書き込まれる。したがっ
て、タイムスロットTS3 、TS4 に対応するデータ、すな
わち交換・処理対象外のデータは、通話メモリ16、18に
は書き込まれない。よって、交換・処理の対象が減少
し、回路規模の縮小化を図ることができる。

【００４１】

【発明の効果】以上述べたように本発明によれば、デー
タ書込禁止手段により交換・処理の対象とならないデー
タが通話メモリに書き込まれないようにしているので、
交換・処理量を低減することができ、回路規模の縮小
化、動作速度高速化の抑制を図ることができる。また、
交換・処理の対象とならないデータが通話メモリに入力
されるとき、通話メモリの書き込みを禁止することで通
話メモリに書き込まないようにしているので、回路構成
を簡単化することができる。

【図面の簡単な説明】

【図１】本発明による時分割交換装置の実施例を示す機
能ブロック図である。

【図２】図１に示す実施例の動作例を示すタイムチャー
トである。

【図３】本発明による時分割交換装置の他の実施例を示
す機能ブロック図である。

【図４】図３に示す実施例の動作例を示すタイムチャー
トである。

【符号の説明】

10 データ保持部 12 カウンタ部 14 イネーブル信号生成部 16、18 通話メモリ 20 選択回路 22 制御部 24 順次書込アドレスカウンタ 26 順次読出アドレスカウンタ 28 制御メモリ

フロントページの続き (72)発明者高橋岳東京都品川区荏原１丁目20番10号荏原ビル株式会社沖コムテック内 (72)発明者田中定明東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (72)発明者林健太郎東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内Ｆターム(参考） 5K069 AA16 BA02 DA05 DB12 DB14 DB23

Claims

【特許請求の範囲】

【請求項１】ハイウェイのデータを順次書込アドレス
カウンタから出力されるアドレスデータに従って通話メ
モリに順次書き込み、書き込んだデータを制御メモリか
ら出力されるアドレスデータに従って順次読み出すこと
により交換・処理を行う時分割交換装置において、該装
置は、前記ハイウェイから交換・処理対象外のデータが入力さ
れるとき、該データが前記通話メモリに書き込まれるの
を禁止するデータ書込禁止手段を含むことを特徴とする
時分割交換装置。
【請求項２】請求項１に記載の時分割交換装置におい
て、前記データ書込禁止手段は、前記ハイウエイの予め定められたタイムスロットのデー
タが入力されたとき論理１から論理０となるイネーブル
信号を生成するイネーブル信号生成手段と、前記イネーブル信号が論理１のとき前記ハイウェイのデ
ータを取り込んで内蔵するメモリを書き換えると共に該
データを出力し、前記イネーブル信号が論理０のとき前
記ハイウェイからのデータの取り込みを停止すると共に
前記メモリからデータを読み出して出力するデータ保持
手段と、前記イネーブル信号が論理０のときその期間該イネーブ
ル信号が論理０となる直前に生成したアドレスデータを
繰り返し出力するよう前記順次書込アドレスカウンタを
制御する制御手段とを含むことを特徴とする時分割交換
装置。
【請求項３】請求項１に記載の時分割交換装置におい
て、前記データ書込禁止手段は、前記ハイウェイの予め定められたタイムスロットのデー
タが入力されたとき論理１から論理０となるイネーブル
信号を生成するイネーブル信号生成手段と、前記イネーブル信号が論理０のときその期間該イネーブ
ル信号が論理０となる直前に生成したアドレスデータを
繰り返し出力するよう前記順次書込アドレスカウンタを
制御すると共にデータの書き込みを禁止するように前記
通話メモリを制御する制御手段とを含むことを特徴とす
る時分割交換装置。
【請求項４】請求項２または３に記載の時分割交換装
置において、前記イネーブル信号生成手段は、データに
同期するクロックをフレーム先頭から計数し、計数値が
予め記憶されているタイムスロットの順番に対応すると
き前記イネーブル信号の論理を０にすることを特徴とす
る時分割交換装置。