JPH113207A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH113207A JPH113207A JP15497797A JP15497797A JPH113207A JP H113207 A JPH113207 A JP H113207A JP 15497797 A JP15497797 A JP 15497797A JP 15497797 A JP15497797 A JP 15497797A JP H113207 A JPH113207 A JP H113207A
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Abstract
(57)【要約】
【課題】 データが１種類でも複数種類でも、データ容
量と同じ容量のメモリを使用して低コストで速度変換を
行うことを目的とする。 【解決手段】 入力データ１０１を一旦メモリ１０３に
蓄えて別の速度で出力する際に、アドレスリセット発生
回路１０５により適当なタイミングで読み出しアドレス
発生回路１０６から読み出しアドレスを発生させること
で、書き込む前にデータを読み出すことができ、データ
容量と同じメモリ容量で速度変換した出力データ１０２
を得ることができる。読み出しアドレスリセット信号の
代わりに書き込みアドレスリセット信号を用いてもよ
い。
量と同じ容量のメモリを使用して低コストで速度変換を
行うことを目的とする。 【解決手段】 入力データ１０１を一旦メモリ１０３に
蓄えて別の速度で出力する際に、アドレスリセット発生
回路１０５により適当なタイミングで読み出しアドレス
発生回路１０６から読み出しアドレスを発生させること
で、書き込む前にデータを読み出すことができ、データ
容量と同じメモリ容量で速度変換した出力データ１０２
を得ることができる。読み出しアドレスリセット信号の
代わりに書き込みアドレスリセット信号を用いてもよ
い。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば通信システ
ムにおけるデータを一時蓄積し、そのデータを別の速度
で読み出して処理するメモリ制御装置に関するもので、
一般的にはデータを速度変換して利用するような情報処
理装置に関する。
ムにおけるデータを一時蓄積し、そのデータを別の速度
で読み出して処理するメモリ制御装置に関するもので、
一般的にはデータを速度変換して利用するような情報処
理装置に関する。
【０００２】
【従来の技術】従来から入力データを一旦メモリに書き
込み、書き込みとは別の速度で読み出す方法として、図
８に示すように、ＦＩＦＯ（First In First Out）メモ
リ８０１を使用する方法があった。
込み、書き込みとは別の速度で読み出す方法として、図
８に示すように、ＦＩＦＯ（First In First Out）メモ
リ８０１を使用する方法があった。
【０００３】また、別の方法として、ＲＡＭ（Random A
ccess Memory）を２個または２バンク用意し、一方のＲ
ＡＭにデータを書き込んでいる間に、もう一方のＲＡＭ
からデータを読み出すという方法もあった。２個のＲＡ
Ｍを使用する方法について図９および図１０を用いて説
明する。
ccess Memory）を２個または２バンク用意し、一方のＲ
ＡＭにデータを書き込んでいる間に、もう一方のＲＡＭ
からデータを読み出すという方法もあった。２個のＲＡ
Ｍを使用する方法について図９および図１０を用いて説
明する。
【０００４】図９において、９０１は入力データ、９０
２は出力データ、９０３、９０４は書き込み、読み出し
を分けて行うための２個のＲＡＭ（または同じＲＡＭ内
の２バンク）、９０５は書き込みアドレス発生回路、９
０６は読み出しアドレス発生回路、９０７はＲＡＭ
（１）のためのアドレス選択用マルチプレクサ、９０８
はＲＡＭ（２）のためのアドレス選択用マルチプレク
サ、９０９は出力データ選択用マルチプレクサ、９１０
はメモリ切り替え制御回路である。
２は出力データ、９０３、９０４は書き込み、読み出し
を分けて行うための２個のＲＡＭ（または同じＲＡＭ内
の２バンク）、９０５は書き込みアドレス発生回路、９
０６は読み出しアドレス発生回路、９０７はＲＡＭ
（１）のためのアドレス選択用マルチプレクサ、９０８
はＲＡＭ（２）のためのアドレス選択用マルチプレク
サ、９０９は出力データ選択用マルチプレクサ、９１０
はメモリ切り替え制御回路である。
【０００５】入力データ９０１は、ＲＡＭ９０３、９０
４の両方に入力され、出力データ９０２は、ＲＡＭ
（１）からの出力とＲＡＭ（２）からの出力とをマルチ
プレクサ９０９が選択して出力される。ＲＡＭ（１）の
アドレスは、ＲＡＭ（１）のモードが書き込みのときに
は書き込みアドレスが、ＲＡＭ（１）のモードが読み出
しのときには読み出しアドレスが、マルチプレクサ９０
７により選択されて入力される。ＲＡＭ（２）のアドレ
スも同様である。これらのマルチプレクサ９０７、９０
８、９０９の制御およびＲＡＭ（１）、ＲＡＭ（２）へ
のチップセレクト、リード／ライト信号の切り替えを、
メモリ切り替え制御回路９０１で行う。
４の両方に入力され、出力データ９０２は、ＲＡＭ
（１）からの出力とＲＡＭ（２）からの出力とをマルチ
プレクサ９０９が選択して出力される。ＲＡＭ（１）の
アドレスは、ＲＡＭ（１）のモードが書き込みのときに
は書き込みアドレスが、ＲＡＭ（１）のモードが読み出
しのときには読み出しアドレスが、マルチプレクサ９０
７により選択されて入力される。ＲＡＭ（２）のアドレ
スも同様である。これらのマルチプレクサ９０７、９０
８、９０９の制御およびＲＡＭ（１）、ＲＡＭ（２）へ
のチップセレクト、リード／ライト信号の切り替えを、
メモリ切り替え制御回路９０１で行う。
【０００６】図１０は上記装置における動作タイミング
を示しており、Ｔ１、Ｔ２、Ｔ３はメモリのモードを切
り換える時間単位であり、Ｔ１ではＲＡＭ（１）へのデ
ータの書き込み、Ｔ２ではＴ１で書き込んだデータのＲ
ＡＭ（１）からの読み出しおよびＲＡＭ（２）への次の
データの書き込み、Ｔ３ではＲＡＭ（１）へのさらに次
のデータの書き込みおよびＴ２で書き込んだデータのＲ
ＡＭ（２）からの読み出しを行う。
を示しており、Ｔ１、Ｔ２、Ｔ３はメモリのモードを切
り換える時間単位であり、Ｔ１ではＲＡＭ（１）へのデ
ータの書き込み、Ｔ２ではＴ１で書き込んだデータのＲ
ＡＭ（１）からの読み出しおよびＲＡＭ（２）への次の
データの書き込み、Ｔ３ではＲＡＭ（１）へのさらに次
のデータの書き込みおよびＴ２で書き込んだデータのＲ
ＡＭ（２）からの読み出しを行う。
【０００７】この方法では、図８に示すＦＩＦＯメモリ
を使用する方法と比較して回路規模を増やすことなく複
数種類のデータを読み書きすることが可能である。例え
ば、図１１に示すように、２種類のデータ、を読み
書きする場合、書き込みを別の時間で行い、読み出しを
１データずつ交互に行うことにより、複数（図１１では
２種類）のデータを読み書きすることができる。
を使用する方法と比較して回路規模を増やすことなく複
数種類のデータを読み書きすることが可能である。例え
ば、図１１に示すように、２種類のデータ、を読み
書きする場合、書き込みを別の時間で行い、読み出しを
１データずつ交互に行うことにより、複数（図１１では
２種類）のデータを読み書きすることができる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のＦＩＦＯメモリを使用する方法では、第１にＦＩＦ
Ｏメモリが高価でありコストが高くなること、第２にＡ
ＳＩＣに内蔵しようとした場合に容量の大きなＦＩＦＯ
メモリは内蔵できないこと、第３に複数種類のデータを
別々に読み書きしようとすると、ＦＩＦＯメモリが復数
個必要になり、さらにコスト高になること、等の問題が
あった。また、ＲＡＭを２個使用する方法では、データ
容量に対してメモリ容量が２倍必要になるため、コスト
が高くなるという問題があった。
来のＦＩＦＯメモリを使用する方法では、第１にＦＩＦ
Ｏメモリが高価でありコストが高くなること、第２にＡ
ＳＩＣに内蔵しようとした場合に容量の大きなＦＩＦＯ
メモリは内蔵できないこと、第３に複数種類のデータを
別々に読み書きしようとすると、ＦＩＦＯメモリが復数
個必要になり、さらにコスト高になること、等の問題が
あった。また、ＲＡＭを２個使用する方法では、データ
容量に対してメモリ容量が２倍必要になるため、コスト
が高くなるという問題があった。
【０００９】本発明は、このような従来の問題を解決す
るものであり、データが１種類の場合においても、また
複数種類の場合においても、データ容量と同じ容量のメ
モリを使用して速度変換を行うことのできる低コストの
メモリ制御装置を提供することを目的とする。
るものであり、データが１種類の場合においても、また
複数種類の場合においても、データ容量と同じ容量のメ
モリを使用して速度変換を行うことのできる低コストの
メモリ制御装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、入力されたデータを一旦メモリに蓄えて
別の速度で出力する際に、アドレスリセット手段を用い
て適当なタイミングで読み出しアドレスリセット信号ま
たは書き込みアドレスリセット信号を発生させることに
より、メモリに上書きされることなく、データ容量と同
じメモリ容量で速度変換できるようにしたものである。
成するために、入力されたデータを一旦メモリに蓄えて
別の速度で出力する際に、アドレスリセット手段を用い
て適当なタイミングで読み出しアドレスリセット信号ま
たは書き込みアドレスリセット信号を発生させることに
より、メモリに上書きされることなく、データ容量と同
じメモリ容量で速度変換できるようにしたものである。
【００１１】
【発明の実施の形態】本発明の請求項１に記載の発明
は、データ容量と同じ容量のメモリと、前記メモリに対
する書き込みアドレスを発生する書き込みアドレス発生
手段と、前記メモリに対する読み出しアドレスを発生す
る読み出しアドレス発生手段と、前記書き込みアドレス
または読み出しアドレス発生手段に対し書き込みまたは
読み出しタイミングを設定するアドレスリセット手段
と、前記メモリのアドレスを選択するマルチプレクサ
と、各部の制御信号およびメモリ制御信号を発生する制
御手段とを備えたメモリ制御装置であり、データ容量と
同じ容量のメモリを使用して速度変換を行うことができ
るので、低コストのメモリ制御装置を実現できるという
作用を有する。
は、データ容量と同じ容量のメモリと、前記メモリに対
する書き込みアドレスを発生する書き込みアドレス発生
手段と、前記メモリに対する読み出しアドレスを発生す
る読み出しアドレス発生手段と、前記書き込みアドレス
または読み出しアドレス発生手段に対し書き込みまたは
読み出しタイミングを設定するアドレスリセット手段
と、前記メモリのアドレスを選択するマルチプレクサ
と、各部の制御信号およびメモリ制御信号を発生する制
御手段とを備えたメモリ制御装置であり、データ容量と
同じ容量のメモリを使用して速度変換を行うことができ
るので、低コストのメモリ制御装置を実現できるという
作用を有する。
【００１２】本発明の請求項２に記載の発明は、アドレ
スリセット手段および書き込みアドレスまたは読み出し
アドレス発生手段を複数組備えた請求項１記載のメモリ
制御装置であり、複数種類のデータを別々に読み出す場
合でも、データが上書きされることなく、データ容量と
同じメモリ容量で速度変換を行うことができるという作
用を有する。
スリセット手段および書き込みアドレスまたは読み出し
アドレス発生手段を複数組備えた請求項１記載のメモリ
制御装置であり、複数種類のデータを別々に読み出す場
合でも、データが上書きされることなく、データ容量と
同じメモリ容量で速度変換を行うことができるという作
用を有する。
【００１３】本発明の請求項３に記載の発明は、書き込
みタイミングまたは読み出しタイミングをどの時点で設
定すればよいかを判断するアドレスリセット判断手段を
備えた請求項１記載のメモリ制御装置であり、複数種類
のデータを続けて読み出す場合でも、データが上書きさ
れることなく、データ容量と同じ容量のメモリを使用し
て速度変換を行うことができるという作用を有する。
みタイミングまたは読み出しタイミングをどの時点で設
定すればよいかを判断するアドレスリセット判断手段を
備えた請求項１記載のメモリ制御装置であり、複数種類
のデータを続けて読み出す場合でも、データが上書きさ
れることなく、データ容量と同じ容量のメモリを使用し
て速度変換を行うことができるという作用を有する。
【００１４】以下、本発明の実施の形態を図面を用いて
説明する。速度変換には、書き込み速度が読み出し速度
より速い場合と、読み出し速度が書き込み速度より速い
場合とがあり、ここでは書き込み速度が読み出し速度よ
りも速い場合について説明する。
説明する。速度変換には、書き込み速度が読み出し速度
より速い場合と、読み出し速度が書き込み速度より速い
場合とがあり、ここでは書き込み速度が読み出し速度よ
りも速い場合について説明する。
【００１５】（実施の形態１）図１は本発明の実施の形
態１におけるメモリ制御装置の構成を示している。図１
において、１０１は入力データ、１０２は出力データ、
１０３はデータと同じ容量のメモリ（ＲＡＭ）、１０４
は書き込みアドレス発生回路、１０５はアドレスリセッ
ト発生回路、１０６は読み出しアドレス発生回路、１０
７はメモリ１０３のアドレスを選択するマルチプレク
サ、１０８は各部の制御信号およびメモリ制御信号を発
生する制御回路である。
態１におけるメモリ制御装置の構成を示している。図１
において、１０１は入力データ、１０２は出力データ、
１０３はデータと同じ容量のメモリ（ＲＡＭ）、１０４
は書き込みアドレス発生回路、１０５はアドレスリセッ
ト発生回路、１０６は読み出しアドレス発生回路、１０
７はメモリ１０３のアドレスを選択するマルチプレク
サ、１０８は各部の制御信号およびメモリ制御信号を発
生する制御回路である。
【００１６】メモリ１０３の書き込みおよび読み出し
は、書き込みアドレス、読み出しアドレスを交互に選択
することで時分割で行われる。その制御は、制御回路１
０８で行われ、バースト的に書き込まれたデータの読み
出し開始タイミングで、アドレスリセット発生回路１０
５からのアドレスリセット信号またはリセット解除信号
により行われる。
は、書き込みアドレス、読み出しアドレスを交互に選択
することで時分割で行われる。その制御は、制御回路１
０８で行われ、バースト的に書き込まれたデータの読み
出し開始タイミングで、アドレスリセット発生回路１０
５からのアドレスリセット信号またはリセット解除信号
により行われる。
【００１７】以下、データ読み出し開始タイミングにつ
いて図２を参照して説明する。図２において、Ｔ１、Ｔ
２、Ｔ３は書き込みの時間単位、Ｗ１、Ｗ２、Ｗ３はデ
ータ書き込みタイミング、Ｒ１、Ｒ２、Ｒ３はデータ読
み出しタイミング、ｔは読み出しアドレスリセットタイ
ミングである。ここで、時間単位毎の書き込みデータ量
と読み出しデータ量は同じものとする。
いて図２を参照して説明する。図２において、Ｔ１、Ｔ
２、Ｔ３は書き込みの時間単位、Ｗ１、Ｗ２、Ｗ３はデ
ータ書き込みタイミング、Ｒ１、Ｒ２、Ｒ３はデータ読
み出しタイミング、ｔは読み出しアドレスリセットタイ
ミングである。ここで、時間単位毎の書き込みデータ量
と読み出しデータ量は同じものとする。
【００１８】図２において、例えば書き込みタイミング
Ｗ１でバースト的に書き込まれたデータを一定またはラ
ンダムのタイミングで読み出す場合、書き込みを開始し
てから終了するまでのいずれかのタイミングｔで読み出
しを開始する。データ書き込みタイミングＷ１が開始し
てからｔまでの間は書き込みのみを行い、ｔ以降書き込
みタイミングＷ１が終了するまでは、書き込み／読み出
しを交互に時分割で行い、Ｗ１の書き込み終了後、次の
書き込みタイミングＷ２までは読み出しのみを行う。書
き込みタイミングＷ２が開始すると、読み出しアドレス
リセットタイミングｔが解除され、再びｔが出力される
まで書き込みのみが行われる。この場合、メモリに必要
なデータ容量は、Ｗ１、Ｗ２、Ｗ３で書き込まれるデー
タ１回分である。
Ｗ１でバースト的に書き込まれたデータを一定またはラ
ンダムのタイミングで読み出す場合、書き込みを開始し
てから終了するまでのいずれかのタイミングｔで読み出
しを開始する。データ書き込みタイミングＷ１が開始し
てからｔまでの間は書き込みのみを行い、ｔ以降書き込
みタイミングＷ１が終了するまでは、書き込み／読み出
しを交互に時分割で行い、Ｗ１の書き込み終了後、次の
書き込みタイミングＷ２までは読み出しのみを行う。書
き込みタイミングＷ２が開始すると、読み出しアドレス
リセットタイミングｔが解除され、再びｔが出力される
まで書き込みのみが行われる。この場合、メモリに必要
なデータ容量は、Ｗ１、Ｗ２、Ｗ３で書き込まれるデー
タ１回分である。
【００１９】以上のように、本実施の形態１によれば、
データ読み出し開始タイミングを上記のように定めるこ
とにより、次のデータが書き込まれる前にデータの読み
出しを行うことができ、データが上書きされることもな
く、速度変換を行うことができる。
データ読み出し開始タイミングを上記のように定めるこ
とにより、次のデータが書き込まれる前にデータの読み
出しを行うことができ、データが上書きされることもな
く、速度変換を行うことができる。
【００２０】（実施の形態２）次に、本発明の実施の形
態２について説明する。図３は扱うデータがとの２
種類でこれを別々に読み出す場合のメモリ制御装置の構
成を示している。図３において、３０１は入力データ、
３０２は出力データ、３０３はデータとを合わせた
のと同じ容量のメモリ（ＲＡＭ）、３０４は書き込みア
ドレス発生回路、３０５はデータのためのアドレスリ
セット発生回路（１）、３０６はデータのための読み
出しアドレス発生回路（１）、３０９はデータのため
のアドレスリセット発生回路（２）、３１０はデータ
のための読み出しアドレス発生回路（２）、３０７はメ
モリ３０３のアドレスを選択するマルチプレクサ、３０
８は各部の制御信号およびメモリ制御信号を発生する制
御回路である。
態２について説明する。図３は扱うデータがとの２
種類でこれを別々に読み出す場合のメモリ制御装置の構
成を示している。図３において、３０１は入力データ、
３０２は出力データ、３０３はデータとを合わせた
のと同じ容量のメモリ（ＲＡＭ）、３０４は書き込みア
ドレス発生回路、３０５はデータのためのアドレスリ
セット発生回路（１）、３０６はデータのための読み
出しアドレス発生回路（１）、３０９はデータのため
のアドレスリセット発生回路（２）、３１０はデータ
のための読み出しアドレス発生回路（２）、３０７はメ
モリ３０３のアドレスを選択するマルチプレクサ、３０
８は各部の制御信号およびメモリ制御信号を発生する制
御回路である。
【００２１】以下、データ読み出し開始タイミングにつ
いて図４を参照して説明する。図４において、Ｔ１、Ｔ
２、Ｔ３は書き込みの時間単位、Ｗ１、Ｗ３、Ｗ５はデ
ータの書き込みタイミング、Ｗ２、Ｗ４、Ｗ６はデー
タの書き込みタイミング、Ｒ１、Ｒ３、Ｒ５はデータ
の読み出しタイミング、Ｒ２、Ｒ４、Ｒ６はデータ
の読み出しタイミング、ｔ１はデータのための読み出
しアドレスリセットタイミング、ｔ２はデータのため
の読み出しアドレスリセットタイミングである。
いて図４を参照して説明する。図４において、Ｔ１、Ｔ
２、Ｔ３は書き込みの時間単位、Ｗ１、Ｗ３、Ｗ５はデ
ータの書き込みタイミング、Ｗ２、Ｗ４、Ｗ６はデー
タの書き込みタイミング、Ｒ１、Ｒ３、Ｒ５はデータ
の読み出しタイミング、Ｒ２、Ｒ４、Ｒ６はデータ
の読み出しタイミング、ｔ１はデータのための読み出
しアドレスリセットタイミング、ｔ２はデータのため
の読み出しアドレスリセットタイミングである。
【００２２】データのためのアドレスリセット発生回
路３０５は、書き込みタイミングＷ１でデータの書き
込みを開始してから終了するまでのいずれかの時期にア
ドレスリセットタイミングｔ１を発生してデータの読
み出しを開始する。データ書き込みタイミングＷ１が開
始してからｔ１までの間は、データの書き込みのみを
行い、ｔ１以降書き込みタイミングＷ１が終了するまで
は、データの書き込みと読み出しを交互に時分割で行
い、Ｗ１の書き込み終了後、次の書き込みタイミングＷ
２までは、データの読み出しのみを行う。書き込みタ
イミングＷ２が開始すると、ｔ２のタイミングまでデー
タの書き込みおよびデータの読み出しを時分割で行
う。
路３０５は、書き込みタイミングＷ１でデータの書き
込みを開始してから終了するまでのいずれかの時期にア
ドレスリセットタイミングｔ１を発生してデータの読
み出しを開始する。データ書き込みタイミングＷ１が開
始してからｔ１までの間は、データの書き込みのみを
行い、ｔ１以降書き込みタイミングＷ１が終了するまで
は、データの書き込みと読み出しを交互に時分割で行
い、Ｗ１の書き込み終了後、次の書き込みタイミングＷ
２までは、データの読み出しのみを行う。書き込みタ
イミングＷ２が開始すると、ｔ２のタイミングまでデー
タの書き込みおよびデータの読み出しを時分割で行
う。
【００２３】データのためのアドレスリセット発生回
路３０９は、書き込みタイミングＷ２でデータの書き
込みを開始してから終了するまでのいずれかの時期にア
ドレスリセットタイミングｔ２を発生してデータの読
み出しを開始する。ｔ２以降書き込みタイミングＷ２が
終了するまでは、データの書き込みとデータおよび
の読み出しを交互に時分割で行い、Ｗ２の書き込み終
了後、次の書き込みタイミングＷ３まではデータおよ
びの読み出しのみを行う。
路３０９は、書き込みタイミングＷ２でデータの書き
込みを開始してから終了するまでのいずれかの時期にア
ドレスリセットタイミングｔ２を発生してデータの読
み出しを開始する。ｔ２以降書き込みタイミングＷ２が
終了するまでは、データの書き込みとデータおよび
の読み出しを交互に時分割で行い、Ｗ２の書き込み終
了後、次の書き込みタイミングＷ３まではデータおよ
びの読み出しのみを行う。
【００２４】以上のように、本実施の形態２によれば、
複数種類のデータを別々に読み出す場合でも、データ容
量と同じメモリ容量で速度変換を行うことができる。な
お、本実施の形態２では、データをとの２種類とし
たが、３種類以上でも同様に読み書きすることができ、
データの種類は、メモリの速度により時分割での読み出
しが可能な限り増やすことができる。
複数種類のデータを別々に読み出す場合でも、データ容
量と同じメモリ容量で速度変換を行うことができる。な
お、本実施の形態２では、データをとの２種類とし
たが、３種類以上でも同様に読み書きすることができ、
データの種類は、メモリの速度により時分割での読み出
しが可能な限り増やすことができる。
【００２５】（実施の形態３）次に、本発明の実施の形
態３について説明する。図５は扱うデータがとの２
種類でこれを続けて読み出す場合のメモリ制御装置の構
成を示している。図５において、５０１は入力データ、
５０２は出力データ、５０３はデータとを合わせた
のと同じ容量のメモリ（ＲＡＭ）、５０４は書き込みア
ドレス発生回路、５０５はアドレスリセット発生回路、
５０６は読み出しアドレス発生回路、５０７はメモリ５
０３のアドレスを選択するマルチプレクサ、５０８は各
部の制御信号およびメモリ制御信号を発生する制御回
路、そして５０９はアドレスリセットタイミング判断回
路であり、書き込みタイミングまたは読み出しタイミン
グをどの時点で設定すればよいかを判断する。
態３について説明する。図５は扱うデータがとの２
種類でこれを続けて読み出す場合のメモリ制御装置の構
成を示している。図５において、５０１は入力データ、
５０２は出力データ、５０３はデータとを合わせた
のと同じ容量のメモリ（ＲＡＭ）、５０４は書き込みア
ドレス発生回路、５０５はアドレスリセット発生回路、
５０６は読み出しアドレス発生回路、５０７はメモリ５
０３のアドレスを選択するマルチプレクサ、５０８は各
部の制御信号およびメモリ制御信号を発生する制御回
路、そして５０９はアドレスリセットタイミング判断回
路であり、書き込みタイミングまたは読み出しタイミン
グをどの時点で設定すればよいかを判断する。
【００２６】以下、データ読み出し開始タイミングにつ
いて図６を参照して説明する。図６において、Ｔ１、Ｔ
２、Ｔ３は書き込みの時間単位で、この中で２種類のデ
ータを書き込む場合を考える。Ｗ１、Ｗ３、Ｗ５はデー
タの書き込みタイミング、Ｗ２、Ｗ４、Ｗ６はデータ
の書き込みタイミング、Ｒ１、Ｒ２、Ｒ３はデータ
およびを続けて読み出すタイミング、ｔ３は読み出し
アドレスをリセットするタイミングである。ここで、時
間単位毎の書き込みデータ量（書き込みＡ＋書き込み
Ｂ）と読み出しデータ量（読み出しＡ＋読み出しＢ）
は、同じであるとする。
いて図６を参照して説明する。図６において、Ｔ１、Ｔ
２、Ｔ３は書き込みの時間単位で、この中で２種類のデ
ータを書き込む場合を考える。Ｗ１、Ｗ３、Ｗ５はデー
タの書き込みタイミング、Ｗ２、Ｗ４、Ｗ６はデータ
の書き込みタイミング、Ｒ１、Ｒ２、Ｒ３はデータ
およびを続けて読み出すタイミング、ｔ３は読み出し
アドレスをリセットするタイミングである。ここで、時
間単位毎の書き込みデータ量（書き込みＡ＋書き込み
Ｂ）と読み出しデータ量（読み出しＡ＋読み出しＢ）
は、同じであるとする。
【００２７】図６において、データ書き込みタイミング
Ｗ１が開始してからｔ３までの間は、データの書き込
みのみを行い、ｔ３以降書き込みタイミングＷ１が終了
するまでは、データの書き込みと読み出しを交互に時
分割で行い、Ｗ１の書き込み終了後、次の書き込みタイ
ミングＷ２までは、データの読み出しのみを行う。書
き込みタイミングＷ２が開始すると、データの書き込
みとデータの読み出しを交互に時分割で行い、Ｗ２の
終了後、データの読み出しが開始するまではデータ
の読み出しのみを行う。データの読み出し開始から書
き込みタイミングＷ３の開始までは、データの読み出
しのみを行う。書き込みタイミングＷ３が開始すると、
ｔ３のタイミングまでデータの書き込みおよびデータ
の読み出しを時分割で行う。
Ｗ１が開始してからｔ３までの間は、データの書き込
みのみを行い、ｔ３以降書き込みタイミングＷ１が終了
するまでは、データの書き込みと読み出しを交互に時
分割で行い、Ｗ１の書き込み終了後、次の書き込みタイ
ミングＷ２までは、データの読み出しのみを行う。書
き込みタイミングＷ２が開始すると、データの書き込
みとデータの読み出しを交互に時分割で行い、Ｗ２の
終了後、データの読み出しが開始するまではデータ
の読み出しのみを行う。データの読み出し開始から書
き込みタイミングＷ３の開始までは、データの読み出
しのみを行う。書き込みタイミングＷ３が開始すると、
ｔ３のタイミングまでデータの書き込みおよびデータ
の読み出しを時分割で行う。
【００２８】図７は図６と同様の図であるが、データ
とデータの書き込みタイミングが異なる。この場合の
読み出しアドレスリセットは、ｔ４に示すタイミングで
行う。図６および図７に示すように、データが複数種類
の場合、前の書き込みタイミングと後の書き込みタイミ
ングとの間の間隔が長い方の種類のデータの書き込み開
始タイミング（図６の場合はデータの書き込み開始タ
イミング、図７の場合はデータの書き込み開始タイミ
ング）の直後を読み出しアドレスリセットタイミングと
して選ぶことにより、次のデータが書き込まれる前にデ
ータの読み出しを行うことができる。データの種類が３
種類以上の場合は、前の書き込みタイミングと後の書き
込みタイミングとの間の間隔が最も長い種類のデータの
書き込み開始タイミングの直後を読み出しアドレスリセ
ットタイミングとして選ぶ。このような読み出しアドレ
スリセットタイミングの判断は、図５に示すアドレスリ
セット判断回路５０９で行う。
とデータの書き込みタイミングが異なる。この場合の
読み出しアドレスリセットは、ｔ４に示すタイミングで
行う。図６および図７に示すように、データが複数種類
の場合、前の書き込みタイミングと後の書き込みタイミ
ングとの間の間隔が長い方の種類のデータの書き込み開
始タイミング（図６の場合はデータの書き込み開始タ
イミング、図７の場合はデータの書き込み開始タイミ
ング）の直後を読み出しアドレスリセットタイミングと
して選ぶことにより、次のデータが書き込まれる前にデ
ータの読み出しを行うことができる。データの種類が３
種類以上の場合は、前の書き込みタイミングと後の書き
込みタイミングとの間の間隔が最も長い種類のデータの
書き込み開始タイミングの直後を読み出しアドレスリセ
ットタイミングとして選ぶ。このような読み出しアドレ
スリセットタイミングの判断は、図５に示すアドレスリ
セット判断回路５０９で行う。
【００２９】図７の場合は、最初に書き込まれたデータ
のデータを破棄することになるが、通常の通信システ
ムにおいては、システムリセット直後のデータは破棄さ
れても問題ないことが多い。データを破棄してはいけな
いシステムの場合は、タイミングｔ４から１周前のｔ５
から読み出しを開始し、初めのデータは、ｔ５開始時
には未だ書き込まれていないので、ダミーデータとして
扱う。
のデータを破棄することになるが、通常の通信システ
ムにおいては、システムリセット直後のデータは破棄さ
れても問題ないことが多い。データを破棄してはいけな
いシステムの場合は、タイミングｔ４から１周前のｔ５
から読み出しを開始し、初めのデータは、ｔ５開始時
には未だ書き込まれていないので、ダミーデータとして
扱う。
【００３０】以上のように、本実施の形態３によれば、
複数種類のデータを続けて読み出す場合においても、デ
ータが上書きされることなく、速度変換を行うことがで
きる。なお、本実施の形態３においては、複数種類のデ
ータを続けて読み出す場合について説明したが、続けて
読み出すデータと、別々に読み出すデータとが混在して
いる場合においても、アドレスリセット判断回路５０９
およびアドレスリセット発生回路５０５を備えていれ
ば、同様に処理することができる。
複数種類のデータを続けて読み出す場合においても、デ
ータが上書きされることなく、速度変換を行うことがで
きる。なお、本実施の形態３においては、複数種類のデ
ータを続けて読み出す場合について説明したが、続けて
読み出すデータと、別々に読み出すデータとが混在して
いる場合においても、アドレスリセット判断回路５０９
およびアドレスリセット発生回路５０５を備えていれ
ば、同様に処理することができる。
【００３１】なお、上記各実施の形態において、書き込
み速度が読み出し速度よりも速い場合の速度変換につい
て説明したが、読み出し速度が書き込み速度よりも速い
場合についても、読み出しアドレスリセットタイミング
の代わりに書き込みアドレスリセットタイミングを同様
にして定めることにより、データ容量と同じメモリ容量
のメモリを使用して速度変換を行うことができる。
み速度が読み出し速度よりも速い場合の速度変換につい
て説明したが、読み出し速度が書き込み速度よりも速い
場合についても、読み出しアドレスリセットタイミング
の代わりに書き込みアドレスリセットタイミングを同様
にして定めることにより、データ容量と同じメモリ容量
のメモリを使用して速度変換を行うことができる。
【００３２】
【発明の効果】以上のように、本発明によれば、入力さ
れたデータを一旦メモリに蓄えて別の速度で出力する際
に、アドレスリセット手段を用いて適当なタイミングで
読み出しアドレスリセット信号または書き込みアドレス
リセット信号を発生させることにより、メモリに上書き
されることなく、データ容量と同じメモリ容量で速度変
換を行うことができ、低コストのメモリ制御装置を実現
することができる。
れたデータを一旦メモリに蓄えて別の速度で出力する際
に、アドレスリセット手段を用いて適当なタイミングで
読み出しアドレスリセット信号または書き込みアドレス
リセット信号を発生させることにより、メモリに上書き
されることなく、データ容量と同じメモリ容量で速度変
換を行うことができ、低コストのメモリ制御装置を実現
することができる。
【図１】本発明の実施の形態１におけるメモリ制御装置
の構成を示すブロック図
の構成を示すブロック図
【図２】実施の形態１における動作を示すタイミング図
【図３】本発明の実施の形態２におけるメモリ制御装置
の構成を示すブロック図
の構成を示すブロック図
【図４】実施の形態２における動作を示すタイミング図
【図５】本発明の実施の形態３におけるメモリ制御装置
の構成を示すブロック図
の構成を示すブロック図
【図６】実施の形態３における動作を示すタイミング図
【図７】実施の形態３における別の動作を示すタイミン
グ図
グ図
【図８】従来におけるメモリ制御装置の構成を示すブロ
ック図
ック図
【図９】従来におけるメモリ制御装置の別の構成を示す
ブロック図
ブロック図
【図１０】図９に示すメモリ制御装置の動作を示すタイ
ミング図
ミング図
【図１１】図９に示すメモリ制御装置の別の動作を示す
タイミング図
タイミング図
１０１、３０１、５０１ 入力データ １０２、３０２、５０２ 出力データ １０３、３０３、５０３ メモリ（ＲＡＭ） １０４、３０４、５０４ 書き込みアドレス発生回路 １０５、３０５、３０９、５０５ アドレスリセット発
生回路 １０６、３０６、３１０、５０６ 読み出しアドレス発
生回路 １０７、３０７、５０７ マルチプレクサ １０８、３０８、５０８ 制御回路
生回路 １０６、３０６、３１０、５０６ 読み出しアドレス発
生回路 １０７、３０７、５０７ マルチプレクサ １０８、３０８、５０８ 制御回路
Claims (3)
- 【請求項１】 データ容量と同じ容量のメモリと、前記
メモリに対する書き込みアドレスを発生する書き込みア
ドレス発生手段と、前記メモリに対する読み出しアドレ
スを発生する読み出しアドレス発生手段と、前記書き込
みアドレスまたは読み出しアドレス発生手段に対し書き
込みまたは読み出しタイミングを設定するアドレスリセ
ット手段と、前記メモリのアドレスを選択するマルチプ
レクサと各部の制御信号およびメモリ制御信号を発生す
る制御手段とを備えたメモリ制御装置。 - 【請求項２】 アドレスリセット手段および書き込みア
ドレスまたは読み出しアドレス発生手段を複数組備えた
請求項１記載のメモリ制御装置。 - 【請求項３】 書き込みタイミングまたは読み出しタイ
ミングをどの時点で設定すればよいかを判断するアドレ
スリセット判断手段を備えた請求項１記載のメモリ制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15497797A JP3390628B2 (ja) | 1997-06-12 | 1997-06-12 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15497797A JP3390628B2 (ja) | 1997-06-12 | 1997-06-12 | メモリ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113207A true JPH113207A (ja) | 1999-01-06 |
| JP3390628B2 JP3390628B2 (ja) | 2003-03-24 |
Family
ID=15596020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15497797A Expired - Fee Related JP3390628B2 (ja) | 1997-06-12 | 1997-06-12 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3390628B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011058659A1 (ja) * | 2009-11-16 | 2011-05-19 | 富士通株式会社 | Fifoバッファ及びfifoバッファの制御方法 |
-
1997
- 1997-06-12 JP JP15497797A patent/JP3390628B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011058659A1 (ja) * | 2009-11-16 | 2011-05-19 | 富士通株式会社 | Fifoバッファ及びfifoバッファの制御方法 |
| JP5316647B2 (ja) * | 2009-11-16 | 2013-10-16 | 富士通株式会社 | Ｆｉｆｏバッファ及びｆｉｆｏバッファの制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3390628B2 (ja) | 2003-03-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |