KR19990036939A - 단일 버퍼형과 이중 버퍼형으로써 작동 가능한 시간 다중 스위치 - Google Patents

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Abstract

제 1 및 제 2 통화경로 메모리(1a 및 1b), 순차적으로 기록 어드레스(WA)를 생성하고 상기 기록 어드레스를 제 1 및 제 2 통화경로 메모리로 전송하기 위한 기록 어드레스 카운터(2), 및 판독 어드레스(RA2)를 무작위로 생성하고 상기 판독 어드레스를 제 1 및 제 2 통화경로 메모리로 전송하기 위한 제어 메모리(4, 4', 4", 4"')를 포함하는 시간 다중 스위치에서, 작동 제어 회로(5, 7a, 7b 및 8)는, 제 1 상태에서 제 1 및 제 2 통화경로 메모리 양자를 작동시키고, 제 2 상태에서 제 1 통화경로 메모리 만을 작동시킨다.

Description

단일 버퍼형과 이중 버퍼형으로써 작동 가능한 시간 다중 스위치
본 발명은 다수의 타임 슬롯을 필요로 하는 종합정보통신망(Integrated Services Digital Network, ISDN) 단말기 및 공중전화 단말기가 수용된 대규모의 디지털 교환기의 시간다중 스위치에 관한 것이다.
디지털 교환기에서, 하나의 통화경로 상에서 시분할 다중된 디지털 신호(pulse code modulation signals, PCM 신호)가 시간에 근거하여 교환된다.
시간 다중 스위치는, 디지털 교환기의 데이터 하이웨이 상에 제공된다. 상기 시간 다중 스위치는 단일 버퍼형과 이중 버퍼형으로 나누어진다.
종래의 단일 버퍼형 시간 다중 스위치는, 단일 통화경로 메모리(speech path memory, 이하 SPM 으로 표기), SPM 상에서 순차적인 기록동작을 실행하는 기록 어드레스 카운터 및 SPM 상에서 랜덤 판독동작을 실행하는 제어 메모리에 의해 구성된다. 이것은 이후에 자세히 설명될 것이다.
종래의 단일 버퍼형 시간 다중 스위치는, 통화 데이터의 지연시간은 적지만, 통화경로 메모리의 판독동작이 제어 메모리의 판독 어드레스에 의해 무작위로 실행되기 때문에, 프레임 간에 타임 슬롯 순서 보존(Time Slot Sequence Integrity, TSSI)을 유지하는 것이 불가능하다. 특히 프레임의 순서가 보증되어야 하는 데이터가 전송될 때 잘못된 데이터가 전송될 수도 있다.
종래의 이중 버퍼형 시간 다중 스위치는 단일 버퍼형 시간 다중 스위치의 소자 외에 부가로 SPM 및 멀티플렉서를 포함한다. 즉, 기록동작은 SPM 중 하나의 SPM 상에서 실행되며, 판독동작은 멀티플렉서에 의해 또한 지정된 다른 SPM 상에서 실행된다.
그러나, 종래의 이중 버퍼형 시간 다중 스위치에서는, SPM 을 통한 데이터의 지연시간이 큰데, 즉 한 프레임에 해당하는 125 ㎲ 에서 두 프레임에 해당하는 250 ㎲ 이다. 즉, 이중 버퍼형 시간 다중 스위치에서 SPM 의 지연시간은, 단일 버퍼형 시간 다중 스위치의 지연시간의 두배이다.
본 발명의 목적은, 통화 데이터와 같이 지연시간을 감소시키는 것이 필요한 데이터의 지연시간을 감소시킬 수 있으며, 프레임 간의 타임 슬롯 순서 보존을 유지할 필요가 있는 데이터의 타임 슬롯 순서 보존을 유지할 수 있는 시간 다중 스위치를 제공하는 것이다.
본 발명에 따르면, 시간 다중 스위치는, 제 1 및 제 2 SPM, 기록 어드레스를 순차적으로 생성하고 상기 기록 어드레스를 제 1 및 제 2 SPM 으로 전송하는 기록 어드레스 카운터, 무작위로 판독 어드레스를 생성하고 상기 판독 어드레스를 제 1 및 제 2 SPM 으로 전송하는 제어 메모리 및 제 1 상태에서는 제 1 및 제 2 SPM 양자를 작동시키고, 제 2 상태에서는 제 1 SPM 만을 작동시키는 작동 제어회로를 포함한다.
본 발명은 첨부된 도면을 참고로 하여, 후술될 설명으로부터 종래기술과 비교하여 보다 명확하게 이해될 것이다.
도 1a 는 종래의 단일 버퍼형 시간 다중 스위치를 도시한다.
도 1b 는 도 1a 의 단일 버퍼형 시간 다중 스위치의 작동을 설명하는 다이어그램이다.
도 2a 는 종래의 이중 버퍼형 시간 다중 스위치를 도시한다.
도 2b 및 도 2c 는 도 2a 의 이중 버퍼형 시간 다중 스위치의 작동을 설명하는 다이어그램이다.
도 3 은 본 발명에 따른 시간 다중 스위치의 제 1 실시예를 도해하는 블럭 회로 다이어그램이다.
도 4 는 본 발명에 따른 시간 다중 스위치의 제 2 실시예를 도해하는 블럭 회로 다이어그램이다.
도 5 는 본 발명에 따른 시간 다중 스위치의 제 3 실시예를 도해하는 블럭 회로 다이어그램이다.
도 6 은 본 발명에 따른 시간 다중 스위치의 제 4 실시예를 도해하는 블럭 회로 다이어그램이다.
* 도면의주요부분에대한부호의설명 *
2 : 기록 어드레스 카운터 3 : 판독 어드레스 카운터
4, 4', 4", 4"' : 제어 메모리 5, 7a, 7b, 9a, 9b : 멀티플렉서
6 : 선택 제어 메모리
바람직한 실시예를 설명하기 전에, 도 1a, 1b, 2a 및 2b 를 참조하여 종래의 시간 다중 스위치가 설명될 것이다.
종래의 단일 버퍼형 시간 다중 스위치를 도시하는 도 1a 에서, 참조번호 1 은, 입력 데이터 하이웨이 상의 디지털 데이터(IN) 을 입력하고, 출력 데이터 하이웨이 상의 디지털 데이터(OUT)를 출력하기 위한 SPM 을 지시한다.
기록 어드레스(WA)가 기록 어드레스 카운터(2)로부터 SPM(1)의 입력단자 (Wadd)로 공급될 때, 디지털 데이터(IN)의 각 채널은 SPM(1)의 기억장소로 기록된다. 그런 후, 순차적인 기록동작은 SPM(1) 상에서 실행된다. 예를 들어, 디지털 데이터(IN)는, 8 비트와 패리티 비트(parity bit)로 형성된 각각의 "n" 채널들이 다중화되어 125 ㎲ 의 주기를 갖는 하나의 프레임을 형성하는 입력 데이터 하이웨이 상에 존재한다. 따라서, 디지털 데이터(IN)의 각 채널 데이터는 어드레스 "0", "1", … , " n-1" 로 지정된 SPM(1)의 기억장소에 순차적으로 기록된다.
한편, 판독 어드레스 카운터(3)는 순차 판독 어드레스(RA1)를 생성하고 그것을, 내용에 따라 순차 판독 어드레스(RA1)를 랜덤 판독 어드레스(RA2)로 전환하는 제어 메모리(4)로 전송한다. 그런 후, 랜덤 판독동작은 SPM(1) 상에서 실행된다.
구체적으로, 제어 메모리(4)에서, 입력 시간 슬롯과 출력 시간 슬롯간의 관계는 중앙처리장치(CPU)에 의해 미리 기록된다. 즉, 기록 어드레스(WAO)가 CPU 로부터 제어 메모리(4)로 공급될 때, 판독 어드레스(RAO)는 기록 어드레스(WAO)가 지정한 제어 메모리(4)의 저장장소에 기록된다. 따라서, 판독 어드레스(RA1)가 판독 어드레스 카운터(3)로부터 제어 메모리(4)로 공급될 때, 판독 어드레스(RA2)는 제어 메모리(4)로부터 입력단자(Radd)로 공급되어, 데이터는 SPM(1)의 해당하는 기억장소로부터 출력 데이터 하이웨이로 판독된다.
따라서, "n" 입력 채널의 순서는 "n" 출력 채널의 순서로 교환될 수 있다.
다음의 도 1b 를 참조하여 도 1a 의 단일 버퍼형 시간 다중 스위치의 작동이 설명된다. 여기에서, "3", "2", "0" 및 "1" 이 어드레스 "0", "1", "2" 및 "3" 으로 지정된 제어 메모리(4)의 저장장소에 각각 미리 기록되어 있다고 가정한다.
먼저, 타임 슬롯 "0","1", "2" 및 "3" 에 해당하는 통화 데이터 Ao, Bo, Co 및 Do 가, 기록 어드레스 카운터(2)의 내용에 따라 입력 데이터 하이웨이로부터 SPM(1)로 순차적으로 기록된다.
반면에, 출력 타임 슬롯 "0", "1", "2" 및 "3" 에 해당하는 통화 데이터 Do, Co, A1및 B1은 SPM(1)로부터 출력 데이터 하이웨이로 판독된다. 이 경우에, SPM(1)의 기록 타이밍과 판독 타이밍 간의 차이는 최대 1 타임 슬롯에 해당한다. 또한, 판독 동작은 제어 메모리(4)의 판독 어드레스(RA2)에 의해 실행되기 때문에, SPM(1)를 통한 통화 데이터의 지연시간은 최대 하나의 프레임에 해당하는 125 ㎲ 이다.
도 1a 의 단일 버퍼형 시간 다중 스위치에서, 통화 데이터의 지연시간은 적지만, SPM(1)의 판독동작은 제어 메모리(4)의 판독 어드레스(RA2)에 의해 무작위로 실행되기 때문에, 프레임 간의 타임 슬롯 순서 보존(TSSI)을 유지하는 것이 불가능할 수도 있다. 예를 들어, 도 1b 에 도시된 바와 같이, 하나의 프레임이 통화 데이터 Ao, Bo, Co 및 Do 에 의해 형성되고, 다른 프레임이 통화 데이터 A1, B1, C1및 D1에 의해 형성된다면, 통화 데이터 D1 이 SPM(1)의 타임 슬롯 "3" 에 기록되기 전에 SPM(1)의 타임슬롯 "3"(또는 어드레스 "3") 상에서 통화 데이터 Do 에 대한 판독동작이 실행될 수도 있다. 따라서, 프레임들의 순서에 따라서 통화 데이터를 판독하는 것은 불가능하다. 특히, 통화 데이터가 아니라 프레임들의 순서가 유지되어야 하는 데이터가 전송될 때에는 잘못된 데이터가 전송될 수도 있다.
종래의 이중 버퍼형 시간 다중 스위치를 도시하는 도 2a 에서, 도 1a 의 SPM(1) 대신에 두 개의 SPM(1a 및 1b)이 제공되며, 멀티플렉서(5)가 도 1a 의 소자에 추가된다. SPM(1a 및 1b)들과 멀티플렉서(5)는, 8 KHz 의 주파수를 갖는 프레임 신호에 의해 교환된다. 예를 들어, 프레임 신호가 제 1 상태에 있으면, 기록동작은 SPM(1a) 상에서 실행되고, 판독동작은 SPM(1b) 상에서 실행되며, 멀티플렉서(5)는 상기 SPM(1b)를 선택한다. 반면에, 프레임 신호가 제 2 상태에 있으면, 기록동작은 SPM(1b) 상에서 실행되고, 판독동작은 SPM(1a) 상에서 실행되며, 멀티플렉서(5)는 상기 SPM(1a)를 선택한다.
도 2a 의 이중 버퍼형 시간 다중 스위치의 작동은 도 2b 및 2c 를 참조하여 설명될 것이다. 여기에서, "3", "2", "0" 및 "1" 이 어드레스 "0", "1", "2" 및 "3" 으로 지정된 제어 메모리(4)의 저장장소에 각각 미리 기록되어 있다고 가정한다.
도 2b 는 프레임 신호가 제 1 상태에 있을 때의 경우를 도시한다. 즉, 입력 타임 슬롯 "0", "1", "2" 및 "3" 에 해당하는 통화 데이터 A1, B1, C1및 D1이 입력 데이터 하이웨이로부터 SPM(1a)으로 기록되는 동안, 출력 타임 슬롯 "0", "1", "2" 및 "3" 에 해당하는 통화 데이터 Do, Co, Ao 및 Bo 는 SPM(1b)으로부터 출력 데이터 하이웨이로 판독된다.
도 2c 는 프레임 신호가 제 2 상태인 경우를 도시한다. 즉, 입력 타임 슬롯 "0", "1", "2" 및 "3" 에 해당하는 통화 데이터 A2, B2, C2및 D2이 입력 데이터 하이웨이로부터 SPM(1b)으로 기록되는 동안, 출력 타임 슬롯 "0", "1", "2" 및 "3" 에 해당하는 통화 데이터 D1, C1, A1및 B1은 SPM(1a)로부터 출력 데이터 하이웨이로 판독된다.
도 2b 와 2c 의 상태가 번갈아 반복되어, 하나의 프레임의 모든 통화 데이터는 SPM(1a 및 1b)들중 하나로부터 출력 데이터 하이웨이로 판독될 수 있다. 따라서, 프레임들 간의 타임 슬롯 순서 보존은 보장된다.
그러나, 도 2a 의 이중 버퍼형 시간 다중 스위치에서, SPM(1a 및 1b)들을 통한 통화 데이터의 지연시간은 크며, 즉 하나의 프레임에 해당하는 125 ㎲ 에서 두 개의 프레임에 해당하는 250 ㎲ 이다. 즉, 도 2a 의 이중 버퍼형 시간 다중 스위치에서 SPM 들의 지연시간은 도 1a 의 단일 버퍼형 시간 다중 스위치에서의 지연시간의 두배이다.
본 발명에 따른 시간 다중 스위치의 제 1 실시예를 도시하는 도 3 에서, 도 1a 의 단일 버퍼형 시간 다중 스위치와 도 2a 의 이중 버퍼형 시간 다중 스위치는, CPU 로부터의 선택 제어 비트(SCB)에 따라 각각의 타임 슬롯에 대하여 교환된다. 또한, 도 2a 의 제어 메모리(4)는 기록 어드레스(WAO)에 따라 선택 제어 비트(SCB)를 저장할 수 있는 제어 메모리(4')로 수정된다. 또한, 선택 제어 메모리(6)가 제공되어, 판독 어드레스(RAO)에 따라 선택 제어 비트(SCB)를 저장한다.
선택 제어 비트(SCB1)가 기록 어드레스 카운터(2)의 기록 어드레스(WA)에 따라 선택 제어 메모리(6)로부터 판독될 때, 이 선택 제어 비트(SCB1)는, SPM(1a)의 기록동작을 제어하기 위한 멀티플렉서(7a)를 제어한다. 반면에, 선택 제어 비트(SCB)가 판독 어드레스(RA1)에 따라 제어 메모리(4')로부터 판독된 SCB2 인 경우에는, 이 선택 제어 비트(SCB2)는, OR 회로(8)를 통해 멀티플렉서(5) 뿐만 아니라 SPM(1a)의 판독 동작을 제어하기 위한 멀티플렉서(7b)를 제어한다.
도 3 의 시간 다중 스위치의 작동은 아래에서 설명된다.
선택 제어 메모리(6)로부터 판독된 선택 제어 비트(SCB1)와 선택 제어 비트(SCB2)가 "0" 이면, 멀티플렉서(7a 및 7b) 양자는 프레임 신호를 선택한다. 따라서, SPM(1b)의 기록 및 판독동작의 교대 작동뿐만 아니라 SPM(1a)의 기록 및 판독 동작도 교대로 실행된다. 또한, 프레임 신호는 OR 회로(8)를 통과하기 때문에, 멀티플렉서(5)는 판독동작이 실행되는 SPM(1a 및 1b)중 하나를 선택한다. 따라서, 이중 버퍼형 시간 다중 스위치가 실현된다.
반면에, 선택 제어 메모리(6)로부터 판독된 선택 제어 비트(SCB1)와 선택 제어 비트(SCB2)가 "1" 이면, 멀티플렉서(7a 및 7b) 양자는 "0" 을 선택한다. 따라서, SPM(1a)는 기록/판독 상태에 있도록 강제된다. 또한, 선택 제어 신호(SCB2)는 OR 회로(8)를 통과하기 때문에 멀티플렉서(5)는 항상 SPM(1a)를 선택한다.
따라서, 단일 버퍼형 시간 다중 스위치가 실현된다.
본 발명의 제 2 실시예를 도시하는 도 4 에서, 도 3 의 제어 메모리(4')는, 도 3 의 선택 제어 메모리(6)가 도입되는 제어 메모리(4")로 수정된다. 결과적으로, 판독 어드레스(RA2)와 선택 제어 비트(SCB2)가 판독 어드레스(RA1)를 수신함으로써 제어 메모리(4")의 포트 2 로부터 판독되는 동안, 판독 어드레스 및 선택 제어 비트(SCB) 뿐만 아니라 기록 어드레스(WAO)도 제어 메모리(4")의 포트 1 로 공급된다. 반면에, 선택 제어 비트(SCB1)가 기록 어드레스(WA)를 수신함으로써 제어 메모리(4")의 포트 4 로부터 판독되는 동안, 판독 어드레스(RAO) 및 선택 제어 비트(SCB)는 제어 메모리(4")의 포트 3 으로 공급된다.
따라서 도 4 에서, 도 3 의 선택 제어 메모리(6)가 생략되기 때문에, 도 4 의 시간 다중 스위치의 하드웨어가 도 3 의 것과 비교하여 단순화될 수 있다.
본 발명의 제 3 실시예를 도시하는 도 5 에서, 도 4 의 제어 메모리(4")는, 단일 기록/판독 어드레스 단말기를 갖는 제어 메모리(4"')로 수정된다. 결과적으로, CPU 에 의해 제어되는 멀티플렉서(9a 및 9b)들이 제공된다. 멀티플렉서(9b)가 기록 어드레스(WAO)를 선택할 때, 멀티플렉서(9a)는 제어 메모리(4"')에 기록된 판독 어드레스(RAO) 및 선택 제어 비트(SCB=SCB2)를 다중화 한다. 멀티플렉서(9b)가 판독 어드레스(RAO)를 선택할 때, 멀티플렉서(9a)는 제어 메모리(4"')에 기록된 선택 제어 비트(SCB=SCB1)를 선택한다. 멀티플렉서(9b)가 기록 어드레스(WA)를 선택할 때, 선택 제어 비트(SCB1)는 제어 메모리(4"')로부터 판독된다. 멀티플렉서(9b)가 판독 어드레스(RA1)를 선택할 때, 판독 어드레스(RA2) 및 선택 제어 비트(SCB2)는 제어 메모리(4"')로부터 판독된다. 따라서, 도 5 의 시간 다중 스위치의 하드웨어는 도 4 의 시간 다중 스위치의 하드웨어에 비해 단순화될 수 있다.
본 발명의 제 4 실시예를 도시하는 도 6 에서, 도 3 의 제어 메모리(4')가 도 2a 의 제어 메모리(4)로 대체되고, 기록 어드레스(WA) 뿐만 아니라 판독 어드레스(RA2)도 멀티플렉서(13)를 경유하여 선택 제어 메모리(6)의 판독 어드레스 단말기(Radd)로 공급된다. 상기 멀티플렉서(13)는 기록 어드레스 카운터(2)에 의해 제어된다.
도 4 에서, 선택 제어 메모리(6)로부터 판독된 선택 제어 비트(SBC1)는 통상적으로는 OR 회로(8)를 통해 멀티플렉서(7a 및 7b)와 멀티플렉서(5)로 공급된다. 따라서, 데이터의 기록 및 판독 타이밍은 단순화될 수 있다. 또한, 도 6 의 제어 메모리(4)는 CPU 로부터 선택 제어 비트(SCB)를 필요로 하지 않기 때문에, 제어 메모리(4)는 도 3 의 제어 메모리(4')에 비해 단순화될 수 있다. 따라서, 도 4 의 시간 다중 스위치의 하드웨어는 도 3 의 하드웨어에 비해 단순화될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 시간 다중 스위치는 선택조건에 따라 단일 버퍼형 또는 이중 버퍼형으로 작동할 수 있기 때문에, 전송 데이터가 프레임 간의 타임 슬롯 순서 보존이 필요하지 않은 통화 데이터이면 단일 버퍼형이 선택되어, 통화 데이터의 지연시간이 감소될 수 있다. 반면에, 전송 데이터가 프레임 간의 타임 슬롯 순서 보존이 필요한 데이터이면, 데이터의 지연시간이 증가함에도 불구하고, 이중 버퍼형이 선택된다.

Claims (7)

  1. 제 1 및 제 2 통화경로 메모리(1a, 1b),
    상기 제 1 및 제 2 통화경로 메모리에 접속되며, 기록 어드레스(WA)를 순차적으로 생성하고 상기 기록 어드레스를 상기 제 1 및 제 2 통화경로 메모리로 전송하기 위한 기록 어드레스 카운터(2),
    상기 제 1 및 제 2 통화경로 메모리에 접속되며, 판독 어드레스(RA2)를 무작위로 생성하고 상기 판독 어드레스를 상기 제 1 및 제 2 통화경로 메모리에 전송하기 위한 제어 메모리(4, 4', 4" 및 4"'), 및
    상기 제 1 및 제 2 통화경로 메모리에 연결되며, 제 1 상태에서 상기 제 1 및 제 2 통화경로 메모리 양자를 작동시키고, 제 2 상태에서는 상기 제 1 통화경로 메모리만 작동시키기 위한 작동 제어 회로(5, 7a, 7b 및 8)를 구비하는 것을 특징으로 하는 시간 다중 스위치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 통화경로 메모리 각각이 각각의 프레임에 대해 기록동작과 판독동작을 교대로 실행하는 것을 특징으로 하는 시간 다중 스위치.
  3. 제 1 항에 있어서,
    데이터의 모든 타임 슬롯에 대하여 상기 제 1 및 제 2 상태 중 하나가 지정되는 것을 특징으로 하는 시간 다중 스위치.
  4. 제 1 항에 있어서,
    상기 기록 어드레스 카운터 및 작동 제어 회로에 접속되며, 상기 기록 어드레스에 따라 제 1 선택 제어 비트 신호(SCB1)를 생성하고, 상기 제 1 선택 제어 비트 신호를 상기 작동 제어 회로로 전송하여 상기 제 1 통화경로 메모리가 기록동작 상태에 있도록 강제하기 위한 제 1 선택 제어 비트 생성 회로(6, 4", 4") 및
    상기 작동 제어 회로에 접속되며, 판독 어드레스(RA1)에 따라 제 2 선택 제어 비트 신호(SCB2)를 생성하고, 상기 제 2 선택 제어 비트 신호를 상기 작동 제어 회로로 전송하여 상기 제 1 통화경로 메모리가 판독동작 상태에 있도록 강제하고, 상기 제 1 통화경로 메모리로부터 판독된 데이터만 유효하도록 하는 제 2 선택 제어 비트 생성 회로(6, 4", 4")를 구비하는 것을 특징으로 하는 시간 다중 스위치.
  5. 제 4 항에 있어서,
    상기 제 1 선택 제어 비트 생성 회로가 선택 제어 메모리(6)를 구비하며,
    상기 제어 메모리가 상기 제 2 선택 제어 비트 생성 회로와 통합되는 것을 특징으로 하는 시간 다중 스위치.
  6. 제 4 항에 있어서,
    상기 제어 메모리가 상기 제 1 및 제 2 선택 제어 비트 생성 회로 양자를 통합하는 것을 특징으로 하는 시간 다중 스위치.
  7. 제 4 항에 있어서,
    상기 제 1 및 제 2 선택 제어 비트 생성 회로 양자를 통합하는 선택 제어 메모리, 및
    상기 기록 어드레스 카운터에 접속되며, 상기 기록 어드레스와 상기 판독 어드레스 중 하나를 선택하고, 상기 기록 어드레스와 상기 판독 어드레스 중 하나를 상기 선택 제어 메모리로 전송하기 위한 멀티플렉서(13)를 더 구비하는 것을 특징으로 하는 시간 다중 스위치.
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