JPH0962613A - データ転送装置 - Google Patents
データ転送装置Info
- Publication number
- JPH0962613A JPH0962613A JP21362295A JP21362295A JPH0962613A JP H0962613 A JPH0962613 A JP H0962613A JP 21362295 A JP21362295 A JP 21362295A JP 21362295 A JP21362295 A JP 21362295A JP H0962613 A JPH0962613 A JP H0962613A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- header
- transfer
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 パケットデータのヘッダ部とデータ部とを、
それぞれ専用の記憶部へ高速にＤＭＡ転送することので
きるデータ転送装置を提供することである。 【解決手段】 アドレス記憶部４２は、ヘッダ部および
データ部の開始アドレスおよび終了アドレスを、それぞ
れ格納している。アドレス発生部４３は、ヘッダ部およ
びデータ部の開始アドレスをもとに、転送データの格納
先アドレスを発生する。アドレス比較部４４は、アドレ
ス発生部４３で発生されたアドレスと、ヘッダ部および
データ部の終了アドレスとの比較を行い、ヘッダ部およ
びデータ部の転送終了の判定を行う。ＤＭＡ制御部４１
は、アドレス発生部４３を制御することにより、ヘッダ
記憶部３１へのヘッダ部のＤＭＡ転送動作と、データ記
憶部３２へのデータ部のＤＭＡ転送動作とを連続して行
う。従って、ＣＰＵ１は、ヘッダ部およびデータ部のＤ
ＭＡ転送のための初期設定を一括して行うだけでよい。
それぞれ専用の記憶部へ高速にＤＭＡ転送することので
きるデータ転送装置を提供することである。 【解決手段】 アドレス記憶部４２は、ヘッダ部および
データ部の開始アドレスおよび終了アドレスを、それぞ
れ格納している。アドレス発生部４３は、ヘッダ部およ
びデータ部の開始アドレスをもとに、転送データの格納
先アドレスを発生する。アドレス比較部４４は、アドレ
ス発生部４３で発生されたアドレスと、ヘッダ部および
データ部の終了アドレスとの比較を行い、ヘッダ部およ
びデータ部の転送終了の判定を行う。ＤＭＡ制御部４１
は、アドレス発生部４３を制御することにより、ヘッダ
記憶部３１へのヘッダ部のＤＭＡ転送動作と、データ記
憶部３２へのデータ部のＤＭＡ転送動作とを連続して行
う。従って、ＣＰＵ１は、ヘッダ部およびデータ部のＤ
ＭＡ転送のための初期設定を一括して行うだけでよい。
Description
【０００１】
【発明の属する技術分野】本発明はデータ入出力部から
入力されるヘッダ付きデータのヘッダ部及びデータ部を
それぞれ専用の記憶部へ高速にＤＭＡ転送するデータ転
送装置に関する。
入力されるヘッダ付きデータのヘッダ部及びデータ部を
それぞれ専用の記憶部へ高速にＤＭＡ転送するデータ転
送装置に関する。
【０００２】
【従来の技術】ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ
Ａｃｃｅｓｓ）転送とは、データ入出力部と主記憶部と
の間でＣＰＵを介さずに直接データの授受を行う転送方
式のことをいう。データ転送は、データ入出力部と主記
憶部との間に配置された高速動作の可能なＤＭＡインタ
フェイスが制御し、ＣＰＵはデータ転送の初期設定を行
えばよいため、ＣＰＵの有効な使用とデータの高速転送
とが可能になる。
Ａｃｃｅｓｓ）転送とは、データ入出力部と主記憶部と
の間でＣＰＵを介さずに直接データの授受を行う転送方
式のことをいう。データ転送は、データ入出力部と主記
憶部との間に配置された高速動作の可能なＤＭＡインタ
フェイスが制御し、ＣＰＵはデータ転送の初期設定を行
えばよいため、ＣＰＵの有効な使用とデータの高速転送
とが可能になる。
【０００３】従来、ヘッダ付きデータ（パケットデー
タ）のヘッダ部とデータ部とを、それぞれ専用の記憶部
へ転送する方法として、まずヘッダ部をプログラムＩ／
Ｏでヘッダ記憶部へ転送した後、データ部をデータ記憶
部へＤＭＡ転送する方法がある。しかしながら、このよ
うな方法では、ＣＰＵはヘッダ部転送のために多くのイ
ンストラクションを実行する必要があるため、大量のデ
ータを転送するのには適さない。
タ）のヘッダ部とデータ部とを、それぞれ専用の記憶部
へ転送する方法として、まずヘッダ部をプログラムＩ／
Ｏでヘッダ記憶部へ転送した後、データ部をデータ記憶
部へＤＭＡ転送する方法がある。しかしながら、このよ
うな方法では、ＣＰＵはヘッダ部転送のために多くのイ
ンストラクションを実行する必要があるため、大量のデ
ータを転送するのには適さない。
【０００４】そこで、ヘッダ部をヘッダ記憶部へＤＭＡ
転送した後、データ部をデータ記憶部へＤＭＡ転送する
ことで、ＣＰＵのインストラクション数を減らし、高速
なデータ転送を行うことが考えられる。
転送した後、データ部をデータ記憶部へＤＭＡ転送する
ことで、ＣＰＵのインストラクション数を減らし、高速
なデータ転送を行うことが考えられる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
ような改良された転送方法でも、ヘッダ部とデータ部と
を個別のブロックとして取り扱うため、ＣＰＵは、ヘッ
ダ部のＤＭＡ転送のための初期設定と、データ部のＤＭ
Ａ転送のための初期設定との２度の初期設定動作を、各
パケット毎に実行しなければならない。そのため、ヘッ
ダ無しの同じサイズのデータを転送する場合に比べて、
データ転送速度は低下する。従って、より高速なデータ
転送の実現が要求されている。
ような改良された転送方法でも、ヘッダ部とデータ部と
を個別のブロックとして取り扱うため、ＣＰＵは、ヘッ
ダ部のＤＭＡ転送のための初期設定と、データ部のＤＭ
Ａ転送のための初期設定との２度の初期設定動作を、各
パケット毎に実行しなければならない。そのため、ヘッ
ダ無しの同じサイズのデータを転送する場合に比べて、
データ転送速度は低下する。従って、より高速なデータ
転送の実現が要求されている。
【０００６】それ故に、本発明の目的は、より高速なデ
ータ転送を可能とするデータ転送装置を提供することで
ある。
ータ転送を可能とするデータ転送装置を提供することで
ある。
【０００７】
【課題を解決するための手段および作用・効果】第１の
発明は、入力されたパケットデータのヘッダ部をヘッダ
記憶部へ、データ部をデータ記憶部へ、それぞれＤＭＡ
転送するための装置であって、ヘッダ部の開始アドレス
および終了アドレスと、データ部の開始アドレスおよび
終了アドレスとを、それぞれ格納するアドレス格納手段
と、アドレス格納手段に格納されたヘッダ部の開始アド
レスおよびデータ部の開始アドレスに基づいて、ヘッダ
記憶部およびデータ記憶部における転送データの格納位
置をそれぞれ指定するためのアドレスを発生するアドレ
ス発生手段と、アドレス発生手段が発生したアドレス
と、ヘッダ部の終了アドレスおよびデータ部の終了アド
レスとを比較し、ヘッダ部およびデータ部の転送終了を
それぞれ判定するアドレス比較手段と、アドレス比較手
段の判定結果に応答して、アドレス発生手段にロードさ
れるアドレスを切り換えるアドレス切換手段とを備え、
それによってアドレス発生手段は、アドレス格納手段に
格納されたヘッダ部の開始アドレスがロードされて順次
インクリメントすることにより、ヘッダ記憶部における
転送データの格納位置を指定するためのアドレスを発生
し、アドレス比較手段がヘッダ部の転送終了を判定した
ことに応答して、アドレス格納手段に格納されたデータ
部の開始アドレスがロードされて順次インクリメントす
ることにより、データ記憶部における転送データの格納
位置を指定するためのアドレスを発生することを特徴と
する、データ転送装置。
発明は、入力されたパケットデータのヘッダ部をヘッダ
記憶部へ、データ部をデータ記憶部へ、それぞれＤＭＡ
転送するための装置であって、ヘッダ部の開始アドレス
および終了アドレスと、データ部の開始アドレスおよび
終了アドレスとを、それぞれ格納するアドレス格納手段
と、アドレス格納手段に格納されたヘッダ部の開始アド
レスおよびデータ部の開始アドレスに基づいて、ヘッダ
記憶部およびデータ記憶部における転送データの格納位
置をそれぞれ指定するためのアドレスを発生するアドレ
ス発生手段と、アドレス発生手段が発生したアドレス
と、ヘッダ部の終了アドレスおよびデータ部の終了アド
レスとを比較し、ヘッダ部およびデータ部の転送終了を
それぞれ判定するアドレス比較手段と、アドレス比較手
段の判定結果に応答して、アドレス発生手段にロードさ
れるアドレスを切り換えるアドレス切換手段とを備え、
それによってアドレス発生手段は、アドレス格納手段に
格納されたヘッダ部の開始アドレスがロードされて順次
インクリメントすることにより、ヘッダ記憶部における
転送データの格納位置を指定するためのアドレスを発生
し、アドレス比較手段がヘッダ部の転送終了を判定した
ことに応答して、アドレス格納手段に格納されたデータ
部の開始アドレスがロードされて順次インクリメントす
ることにより、データ記憶部における転送データの格納
位置を指定するためのアドレスを発生することを特徴と
する、データ転送装置。
【０００８】上記のように第１の発明では、アドレス切
換手段は、アドレス比較手段がヘッダ部の転送終了を判
定したことに応答して、アドレス格納手段に格納された
データ部の開始アドレスをアドレス発生手段にロードす
る。これによって、ＤＭＡ転送を途中で中断させること
なく、ヘッダ記憶部に対するヘッダ部のＤＭＡ転送と、
データ記憶部に対するデータ部のＤＭＡ転送とを、連続
した１回のＤＭＡ転送で行うことができる。各パケット
データ毎に１度の初期設定を行えばよいため、データ転
送をより高速化することが出来る。
換手段は、アドレス比較手段がヘッダ部の転送終了を判
定したことに応答して、アドレス格納手段に格納された
データ部の開始アドレスをアドレス発生手段にロードす
る。これによって、ＤＭＡ転送を途中で中断させること
なく、ヘッダ記憶部に対するヘッダ部のＤＭＡ転送と、
データ記憶部に対するデータ部のＤＭＡ転送とを、連続
した１回のＤＭＡ転送で行うことができる。各パケット
データ毎に１度の初期設定を行えばよいため、データ転
送をより高速化することが出来る。
【０００９】第２の発明は、第１の発明において、ヘッ
ダ部のデータ長が同一である複数のパケットデータをＤ
ＭＡ転送する際に、アドレス格納手段には、データ転送
前に１度だけヘッダ部の開始アドレスおよび終了アドレ
スが格納されることを特徴とする。
ダ部のデータ長が同一である複数のパケットデータをＤ
ＭＡ転送する際に、アドレス格納手段には、データ転送
前に１度だけヘッダ部の開始アドレスおよび終了アドレ
スが格納されることを特徴とする。
【００１０】上記のように第２の発明では、ＤＭＡ転送
すべき複数のデータパケットが全て同一データ長のヘッ
ダ部を有するとき、アドレス格納手段には、初期状態に
おいて、１度だけヘッダ部の開始アドレスおよび終了ア
ドレスが格納される。従って、各パケット毎にこれらア
ドレスの格納を繰り返す動作を省くことが出来るため、
データ転送を更に高速化することが出来る。
すべき複数のデータパケットが全て同一データ長のヘッ
ダ部を有するとき、アドレス格納手段には、初期状態に
おいて、１度だけヘッダ部の開始アドレスおよび終了ア
ドレスが格納される。従って、各パケット毎にこれらア
ドレスの格納を繰り返す動作を省くことが出来るため、
データ転送を更に高速化することが出来る。
【００１１】
【発明の実施の形態】図１は、本発明の第１の実施態様
に係るＤＭＡ転送装置を備えた、データ変換装置の構成
を示すブロック図である。図１において、このデータ変
換装置は、データ回線で接続されたホストコンピュータ
７から受信されるデータを、ＤＭＡ転送によって一旦主
記憶部３に格納した後、データ変換部５において適当な
フォーマットに変換して、プリンタや出力スキャナ等の
出力エンジン８から出力する構成となっている。
に係るＤＭＡ転送装置を備えた、データ変換装置の構成
を示すブロック図である。図１において、このデータ変
換装置は、データ回線で接続されたホストコンピュータ
７から受信されるデータを、ＤＭＡ転送によって一旦主
記憶部３に格納した後、データ変換部５において適当な
フォーマットに変換して、プリンタや出力スキャナ等の
出力エンジン８から出力する構成となっている。
【００１２】転送されるべきデータには、通常、そのデ
ータの転送先や全データ中のどの部分かを示すヘッダ
（Ｈｅａｄｅｒ）を、データの先頭に添付する必要があ
る。しかし、ヘッダを添付したままデータを主記憶部３
に格納すると、データ変換を行う際に、データ変換部５
は複雑な動作を求められることになる。従って、ヘッダ
付きデータは、ＤＭＡ転送の際にヘッダ部とデータ部と
に分離して格納しておくことが望ましい。
ータの転送先や全データ中のどの部分かを示すヘッダ
（Ｈｅａｄｅｒ）を、データの先頭に添付する必要があ
る。しかし、ヘッダを添付したままデータを主記憶部３
に格納すると、データ変換を行う際に、データ変換部５
は複雑な動作を求められることになる。従って、ヘッダ
付きデータは、ＤＭＡ転送の際にヘッダ部とデータ部と
に分離して格納しておくことが望ましい。
【００１３】図２は、図１に示すデータ転送装置におい
て、ＤＭＡ転送装置に関連する部分の構成をより詳細に
示すブロック図である。図２において、このＤＭＡ転送
装置は、ＣＰＵ１と、データ入出力部２と、主記憶部３
と、ＤＭＡインタフェイス４とを備えている。
て、ＤＭＡ転送装置に関連する部分の構成をより詳細に
示すブロック図である。図２において、このＤＭＡ転送
装置は、ＣＰＵ１と、データ入出力部２と、主記憶部３
と、ＤＭＡインタフェイス４とを備えている。
【００１４】主記憶部３は、ヘッダ記憶部３１と、デー
タ記憶部３２とを含む。ＤＭＡインタフェイス４は、Ｄ
ＭＡ制御部４１と、アドレス格納部４２と、アドレス発
生部４３と、アドレス比較部４４とを含む。アドレス格
納部４２は、ヘッダ開始アドレスレジスタ４２１と、デ
ータ開始アドレスレジスタ４２２と、ヘッダ終了アドレ
スレジスタ４２３と、データ終了アドレスレジスタ４２
４とを含む。アドレス発生部４３は、アドレスインクリ
メンタ４３１を含む。アドレス発生部４４は、ヘッダア
ドレスコンパレータ４４１と、データアドレスコンパレ
ータ４４２とを含む。
タ記憶部３２とを含む。ＤＭＡインタフェイス４は、Ｄ
ＭＡ制御部４１と、アドレス格納部４２と、アドレス発
生部４３と、アドレス比較部４４とを含む。アドレス格
納部４２は、ヘッダ開始アドレスレジスタ４２１と、デ
ータ開始アドレスレジスタ４２２と、ヘッダ終了アドレ
スレジスタ４２３と、データ終了アドレスレジスタ４２
４とを含む。アドレス発生部４３は、アドレスインクリ
メンタ４３１を含む。アドレス発生部４４は、ヘッダア
ドレスコンパレータ４４１と、データアドレスコンパレ
ータ４４２とを含む。
【００１５】図３は、図２のように構成されたＤＭＡ転
送装置の転送動作を説明するためのフローチャートであ
る。以下、この図３を参照して、本実施態様のＤＭＡ転
送装置の動作を説明する。
送装置の転送動作を説明するためのフローチャートであ
る。以下、この図３を参照して、本実施態様のＤＭＡ転
送装置の動作を説明する。
【００１６】まず、データ入出力部２から入力されるヘ
ッダ付きデータに先立ち、ヘッダ部およびデータ部のデ
ータ長に関する情報が受信される。ＣＰＵ１は、これを
受けてヘッダ開始アドレスと、データ開始アドレスと、
ヘッダ終了アドレスと、データ終了アドレスとを、専用
のアドレスレジスタ４２１〜４２４にそれぞれ格納する
（ステップＳ１０１）。次に、ＣＰＵ１は、ヘッダ開始
アドレスレジスタ４２１に格納されたヘッダ開始アドレ
スを、アドレスインクリメンタ４３１へロードする（ス
テップＳ１０２）。
ッダ付きデータに先立ち、ヘッダ部およびデータ部のデ
ータ長に関する情報が受信される。ＣＰＵ１は、これを
受けてヘッダ開始アドレスと、データ開始アドレスと、
ヘッダ終了アドレスと、データ終了アドレスとを、専用
のアドレスレジスタ４２１〜４２４にそれぞれ格納する
（ステップＳ１０１）。次に、ＣＰＵ１は、ヘッダ開始
アドレスレジスタ４２１に格納されたヘッダ開始アドレ
スを、アドレスインクリメンタ４３１へロードする（ス
テップＳ１０２）。
【００１７】その後、ＣＰＵ１は、ヘッダ部の最初のデ
ータを受信すると（ステップＳ１０３）、ＤＭＡ制御部
４１に対し、ＤＭＡ転送開始を指示し、データバスの占
有権をＤＭＡ制御部４１に譲り渡す。なお、ヘッダ部お
よびデータ部のデータは、所定バイト（例えば、５１２
バイト）ずつ送られてくる。ＤＭＡ制御部４１は、ＣＰ
Ｕ１からＤＭＡ転送開始指示を受けると、アドレスイン
クリメンタ４３１に対し、先にロード済みのヘッダ開始
アドレスを出力するよう指示する（ステップＳ１０
４）。応じて、アドレスインクリメンタ４３１は、内部
に格納されたヘッダ開始アドレスを、ヘッダ記憶部３１
に転送する。従って、このとき受信されたヘッダ部の最
初のデータが、ヘッダ記憶部３１の対応するアドレス位
置（ヘッダ開始アドレス位置）にＤＭＡ転送されて格納
される。
ータを受信すると（ステップＳ１０３）、ＤＭＡ制御部
４１に対し、ＤＭＡ転送開始を指示し、データバスの占
有権をＤＭＡ制御部４１に譲り渡す。なお、ヘッダ部お
よびデータ部のデータは、所定バイト（例えば、５１２
バイト）ずつ送られてくる。ＤＭＡ制御部４１は、ＣＰ
Ｕ１からＤＭＡ転送開始指示を受けると、アドレスイン
クリメンタ４３１に対し、先にロード済みのヘッダ開始
アドレスを出力するよう指示する（ステップＳ１０
４）。応じて、アドレスインクリメンタ４３１は、内部
に格納されたヘッダ開始アドレスを、ヘッダ記憶部３１
に転送する。従って、このとき受信されたヘッダ部の最
初のデータが、ヘッダ記憶部３１の対応するアドレス位
置（ヘッダ開始アドレス位置）にＤＭＡ転送されて格納
される。
【００１８】アドレスインクリメンタ４３１から出力さ
れたヘッダ開始アドレスは、同時に、ヘッダアドレスコ
ンパレータ４４１へ送られて、ヘッダ終了アドレスレジ
スタ４２３に格納されたヘッダ終了アドレスと比較され
る（ステップＳ１０５）。両アドレスが一致しなけれ
ば、アドレスインクリメンタ４３１は、ＤＭＡ制御部４
１によってインクリメントされ、所定番地だけ更新され
たアドレスを出力する（ステップＳ１０６）。従って、
ヘッダ部の次のデータが、ヘッダ記憶部３１の対応する
アドレス位置にＤＭＡ転送されて格納される。その後、
アドレスインクリメンタ４３１は、両アドレスが一致す
るまで、アドレスをインクリメントして出力する動作を
繰り返す。従って、その後順次に受信されるヘッダ部の
各データが、ヘッダ記憶部３１上の指定されたアドレス
位置へＤＭＡ転送されて格納される。
れたヘッダ開始アドレスは、同時に、ヘッダアドレスコ
ンパレータ４４１へ送られて、ヘッダ終了アドレスレジ
スタ４２３に格納されたヘッダ終了アドレスと比較され
る（ステップＳ１０５）。両アドレスが一致しなけれ
ば、アドレスインクリメンタ４３１は、ＤＭＡ制御部４
１によってインクリメントされ、所定番地だけ更新され
たアドレスを出力する（ステップＳ１０６）。従って、
ヘッダ部の次のデータが、ヘッダ記憶部３１の対応する
アドレス位置にＤＭＡ転送されて格納される。その後、
アドレスインクリメンタ４３１は、両アドレスが一致す
るまで、アドレスをインクリメントして出力する動作を
繰り返す。従って、その後順次に受信されるヘッダ部の
各データが、ヘッダ記憶部３１上の指定されたアドレス
位置へＤＭＡ転送されて格納される。
【００１９】アドレスインクリメンタ４３１から出力さ
れたアドレスと、ヘッダ終了アドレスレジスタ４２３に
格納されたヘッダ終了アドレスとが一致すると、ヘッダ
アドレスコンパレータ４４１は、ＤＭＡ制御部４１に対
してヘッダ部の転送終了を通知する。この通知を受けた
ＤＭＡ制御部４１は、データ開始アドレスレジスタ４２
２に格納されたデータ開始アドレスを、アドレスインク
リメンタ４３１へロードする（ステップＳ１０７）。以
後、ヘッダ部の転送の場合と同様にして、アドレスイン
クリメンタ４３１の出力するアドレスとデータ終了アド
レスレジスタ４２４に格納されたデータ終了アドレスと
が一致するまで、アドレスインクリメントが繰り返さ
れ、データ部の各データがデータ記憶部３２上の指定さ
れたアドレス位置にＤＭＡ転送される（ステップＳ１０
８、Ｓ１０９）。
れたアドレスと、ヘッダ終了アドレスレジスタ４２３に
格納されたヘッダ終了アドレスとが一致すると、ヘッダ
アドレスコンパレータ４４１は、ＤＭＡ制御部４１に対
してヘッダ部の転送終了を通知する。この通知を受けた
ＤＭＡ制御部４１は、データ開始アドレスレジスタ４２
２に格納されたデータ開始アドレスを、アドレスインク
リメンタ４３１へロードする（ステップＳ１０７）。以
後、ヘッダ部の転送の場合と同様にして、アドレスイン
クリメンタ４３１の出力するアドレスとデータ終了アド
レスレジスタ４２４に格納されたデータ終了アドレスと
が一致するまで、アドレスインクリメントが繰り返さ
れ、データ部の各データがデータ記憶部３２上の指定さ
れたアドレス位置にＤＭＡ転送される（ステップＳ１０
８、Ｓ１０９）。
【００２０】アドレスインクリメンタ４３１の出力する
アドレスと、データ終了アドレスレジスタ４２４に格納
されたデータ終了アドレスとが一致すると、データアド
レスコンパレータ４４２は、ＤＭＡ制御部４１に対して
データ部の転送終了を通知する。この通知を受けてＤＭ
Ａ制御部４１は、ＣＰＵ１に対し、ヘッダ付きデータの
転送終了を知らせる。応じて、ＣＰＵ１は、ステップＳ
１０１の動作に戻り、次のヘッダ付きデータのアドレス
設定動作を開始する。なお、ＣＰＵ１は、ホストコンピ
ュータ７から出力される全データの転送を終了すると
（ステップＳ１１０）、その動作を終了する。
アドレスと、データ終了アドレスレジスタ４２４に格納
されたデータ終了アドレスとが一致すると、データアド
レスコンパレータ４４２は、ＤＭＡ制御部４１に対して
データ部の転送終了を通知する。この通知を受けてＤＭ
Ａ制御部４１は、ＣＰＵ１に対し、ヘッダ付きデータの
転送終了を知らせる。応じて、ＣＰＵ１は、ステップＳ
１０１の動作に戻り、次のヘッダ付きデータのアドレス
設定動作を開始する。なお、ＣＰＵ１は、ホストコンピ
ュータ７から出力される全データの転送を終了すると
（ステップＳ１１０）、その動作を終了する。
【００２１】上記のように、第１の実施態様は、まずＣ
ＰＵ１がヘッダ部およびデータ部のＤＭＡ転送のための
初期設定動作を一括して行い（ステップＳ１０１）、引
き続いてＤＭＡ制御部４１がヘッダ部のＤＭＡ転送（ス
テップＳ１０５、Ｓ１０６）に連続して、データ部のＤ
ＭＡ転送（ステップＳ１０７〜Ｓ１０９）を行うことを
特徴としている。すなわち、第１の実施態様では、ヘッ
ダ部の開始および終了アドレスの設定は、ヘッダ付きデ
ータの毎回のＤＭＡ転送に先だって行われる。従って、
第１の実施態様は、ヘッダ部のデータ長が可変の場合に
も対応できる。しかしながら、ヘッダ部のデータ長が常
に一定の場合は、ヘッダ部の開始および終了アドレスを
毎回設定し直す必要がない。そのような実施態様を以下
に説明する。
ＰＵ１がヘッダ部およびデータ部のＤＭＡ転送のための
初期設定動作を一括して行い（ステップＳ１０１）、引
き続いてＤＭＡ制御部４１がヘッダ部のＤＭＡ転送（ス
テップＳ１０５、Ｓ１０６）に連続して、データ部のＤ
ＭＡ転送（ステップＳ１０７〜Ｓ１０９）を行うことを
特徴としている。すなわち、第１の実施態様では、ヘッ
ダ部の開始および終了アドレスの設定は、ヘッダ付きデ
ータの毎回のＤＭＡ転送に先だって行われる。従って、
第１の実施態様は、ヘッダ部のデータ長が可変の場合に
も対応できる。しかしながら、ヘッダ部のデータ長が常
に一定の場合は、ヘッダ部の開始および終了アドレスを
毎回設定し直す必要がない。そのような実施態様を以下
に説明する。
【００２２】図４は、本発明の第２の実施態様に係るＤ
ＭＡ転送装置の動作を示すフローチャートである。な
お、この第２の実施態様のＤＭＡ転送装置は、第１の実
施態様と動作が異なるだけであり、その構成は、図２に
示すものと同様であってよい。以下、図４を参照して、
第２の実施態様の動作を説明する。
ＭＡ転送装置の動作を示すフローチャートである。な
お、この第２の実施態様のＤＭＡ転送装置は、第１の実
施態様と動作が異なるだけであり、その構成は、図２に
示すものと同様であってよい。以下、図４を参照して、
第２の実施態様の動作を説明する。
【００２３】第２の実施態様では、ＣＰＵ１は、予め決
められたヘッダ部のデータ長をもとに、ヘッダ開始アド
レスおよびヘッダ終了アドレスを、それぞれ専用アドレ
スレジスタ４２１および４２３に格納しておく（ステッ
プＳ２０１）。これらヘッダ開始アドレスおよびヘッダ
終了アドレスの設定は、データ転送開始前に１度だけ行
えばよい。次に、ＣＰＵ１は、ヘッダ開始アドレスをア
ドレスインクリメンタ４３１にロードし（ステップＳ２
０２）、ヘッダ付きデータに先立って受信されるデータ
部のデータ長に関する情報をもとに、データ開始アドレ
スおよびデータ終了アドレスを、専用のアドレスレジス
タ４２２および４２４に格納する（ステップＳ２０
３）。次に、ＣＰＵ１は、データを受信すると（ステッ
プＳ２０４）、ＤＭＡ制御部４１に対してＤＭＡ転送開
始を指示し（ステップＳ２０５）、ＤＭＡ制御部４１は
これを受けて第１の実施態様と同様にＤＭＡ転送動作を
行う（ステップＳ２０６〜Ｓ２１０）。以後、ヘッダ付
きデータが送られてくる毎にステップＳ２０２〜Ｓ２１
０の動作が繰り返され、全データの転送が終了すると、
ＣＰＵ１はその動作を終了する。
められたヘッダ部のデータ長をもとに、ヘッダ開始アド
レスおよびヘッダ終了アドレスを、それぞれ専用アドレ
スレジスタ４２１および４２３に格納しておく（ステッ
プＳ２０１）。これらヘッダ開始アドレスおよびヘッダ
終了アドレスの設定は、データ転送開始前に１度だけ行
えばよい。次に、ＣＰＵ１は、ヘッダ開始アドレスをア
ドレスインクリメンタ４３１にロードし（ステップＳ２
０２）、ヘッダ付きデータに先立って受信されるデータ
部のデータ長に関する情報をもとに、データ開始アドレ
スおよびデータ終了アドレスを、専用のアドレスレジス
タ４２２および４２４に格納する（ステップＳ２０
３）。次に、ＣＰＵ１は、データを受信すると（ステッ
プＳ２０４）、ＤＭＡ制御部４１に対してＤＭＡ転送開
始を指示し（ステップＳ２０５）、ＤＭＡ制御部４１は
これを受けて第１の実施態様と同様にＤＭＡ転送動作を
行う（ステップＳ２０６〜Ｓ２１０）。以後、ヘッダ付
きデータが送られてくる毎にステップＳ２０２〜Ｓ２１
０の動作が繰り返され、全データの転送が終了すると、
ＣＰＵ１はその動作を終了する。
【００２４】上記のように、第２の実施態様では、ＣＰ
Ｕ１は、データ転送開始時に１度だけヘッダ開始アドレ
スおよびヘッダ終了アドレスを設定しておけばよく、各
パケット毎にこれらを設定する必要がない。そのため、
より高速なデータ転送が可能になる。また、ヘッダ部
は、ヘッダ記憶部３１上の指定のアドレスに繰り返し上
書きされるため、ヘッダ記憶部３１は、ヘッダ部を１つ
だけ格納可能な領域を有しておればよい。
Ｕ１は、データ転送開始時に１度だけヘッダ開始アドレ
スおよびヘッダ終了アドレスを設定しておけばよく、各
パケット毎にこれらを設定する必要がない。そのため、
より高速なデータ転送が可能になる。また、ヘッダ部
は、ヘッダ記憶部３１上の指定のアドレスに繰り返し上
書きされるため、ヘッダ記憶部３１は、ヘッダ部を１つ
だけ格納可能な領域を有しておればよい。
【図１】本発明の第１の実施態様に係るＤＭＡ転送装置
を備えた、データ変換装置の構成を示すブロック図であ
る。
を備えた、データ変換装置の構成を示すブロック図であ
る。
【図２】図１に示すデータ転送装置において、ＤＭＡ転
送装置に関連する部分の構成をより詳細に示すブロック
図である。
送装置に関連する部分の構成をより詳細に示すブロック
図である。
【図３】図２のように構成されたＤＭＡ転送装置の転送
動作を説明するためのフローチャートである。
動作を説明するためのフローチャートである。
【図４】本発明の第２の実施態様に係るＤＭＡ転送装置
の動作を示すフローチャートである。
の動作を示すフローチャートである。
１…ＣＰＵ ２…データ入出力部 ３…主記憶部 ４…ＤＭＡインタフェイス ５…データ変換部 ６…データ出力インタフェイス ７…ホストコンピュータ ８…出力エンジン ３１…ヘッダ記憶部 ３２…データ記憶部 ４１…ＤＭＡ制御部 ４２…アドレス記憶部 ４３…アドレス発生部 ４４…アドレス比較部 ４２１…ヘッダ開始アドレスレジスタ ４２２…データ開始アドレスレジスタ ４２３…ヘッダ終了アドレスレジスタ ４２４…データ終了アドレスレジスタ ４３１…アドレスインクリメンタ ４４１…ヘッダアドレスコンパレータ ４４２…データアドレスコンパレータ
Claims (2)
- 【請求項１】 入力されたパケットデータのヘッダ部を
ヘッダ記憶部へ、データ部をデータ記憶部へ、それぞれ
ＤＭＡ転送するための装置であって、 前記ヘッダ部の開始アドレスおよび終了アドレスと、前
記データ部の開始アドレスおよび終了アドレスとを、そ
れぞれ格納するアドレス格納手段と、 前記アドレス格納手段に格納されたヘッダ部の開始アド
レスおよびデータ部の開始アドレスに基づいて、前記ヘ
ッダ記憶部および前記データ記憶部における転送データ
の格納位置をそれぞれ指定するためのアドレスを発生す
るアドレス発生手段と、 前記アドレス発生手段が発生したアドレスと、前記ヘッ
ダ部の終了アドレスおよび前記データ部の終了アドレス
とを比較し、ヘッダ部およびデータ部の転送終了をそれ
ぞれ判定するアドレス比較手段と、 前記アドレス比較手段の判定結果に応答して、前記アド
レス発生手段にロードされるアドレスを切り換えるアド
レス切換手段とを備え、それによって前記アドレス発生
手段は、 前記アドレス格納手段に格納されたヘッダ部の開始アド
レスがロードされて順次インクリメントすることによ
り、前記ヘッダ記憶部における転送データの格納位置を
指定するためのアドレスを発生し、 前記アドレス比較手段がヘッダ部の転送終了を判定した
ことに応答して、前記アドレス格納手段に格納されたデ
ータ部の開始アドレスがロードされて順次インクリメン
トすることにより、前記データ記憶部における転送デー
タの格納位置を指定するためのアドレスを発生すること
を特徴とする、データ転送装置。 - 【請求項２】 ヘッダ部のデータ長が同一である複数の
パケットデータをＤＭＡ転送する際に、前記アドレス格
納手段には、データ転送前に１度だけヘッダ部の開始ア
ドレスおよび終了アドレスが格納されることを特徴とす
る、請求項１に記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21362295A JPH0962613A (ja) | 1995-08-22 | 1995-08-22 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21362295A JPH0962613A (ja) | 1995-08-22 | 1995-08-22 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0962613A true JPH0962613A (ja) | 1997-03-07 |
Family
ID=16642222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21362295A Pending JPH0962613A (ja) | 1995-08-22 | 1995-08-22 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0962613A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087255A (ja) * | 2001-09-06 | 2003-03-20 | Kddi Corp | パケット情報収集装置及びその方法 |
| JP2006302246A (ja) * | 2005-03-23 | 2006-11-02 | Fujitsu Ltd | ネットワークアダプタ、通信システムおよび通信方法 |
| CN100352168C (zh) * | 2004-03-09 | 2007-11-28 | 精工爱普生株式会社 | 数据传输控制装置及电子机器 |
-
1995
- 1995-08-22 JP JP21362295A patent/JPH0962613A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003087255A (ja) * | 2001-09-06 | 2003-03-20 | Kddi Corp | パケット情報収集装置及びその方法 |
| JP4657529B2 (ja) * | 2001-09-06 | 2011-03-23 | Ｋｄｄｉ株式会社 | パケット情報収集装置及びその方法 |
| CN100352168C (zh) * | 2004-03-09 | 2007-11-28 | 精工爱普生株式会社 | 数据传输控制装置及电子机器 |
| US7630375B2 (en) | 2004-03-09 | 2009-12-08 | Seiko Epson Corporation | Data transfer control device and electronic instrument having reduced power consumption |
| JP2006302246A (ja) * | 2005-03-23 | 2006-11-02 | Fujitsu Ltd | ネットワークアダプタ、通信システムおよび通信方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0644292A (ja) | ベクトル処理装置 | |
| JP2006338538A (ja) | ストリームプロセッサ | |
| JP4855864B2 (ja) | ダイレクトメモリアクセスコントローラ | |
| JPH0962613A (ja) | データ転送装置 | |
| US6615292B1 (en) | Data transfer apparatus performing DMA data transfer from non-consecutive addresses | |
| JP3412342B2 (ja) | イメージ描画装置及びデータ伸長方法 | |
| JP2004287654A (ja) | Ｄｍａ転送装置 | |
| JP3007923B2 (ja) | データ転送方法およびシステム | |
| US20120271973A1 (en) | Data transfer system and data transfer method | |
| JP3215934B2 (ja) | マイクロプロセッサ開発支援装置 | |
| JP3639317B2 (ja) | データ転送制御装置 | |
| JPH05173933A (ja) | ダイレクトメモリアクセス転送方式 | |
| JP2821321B2 (ja) | Ｄｍａコントローラ | |
| JPH1011388A (ja) | ダイレクトメモリアクセス制御装置 | |
| JP2001160025A (ja) | データ転送装置 | |
| JPH04264652A (ja) | Ｄｍａ制御方式 | |
| JP3119623B2 (ja) | サーマルプリンタ印加制御回路 | |
| JP2001195389A (ja) | バウンダリ実行制御装置及びバウンダリ制御方法 | |
| JPH0355642A (ja) | メモリー制御方式 | |
| JP2000298641A (ja) | 情報処理装置およびそのデータ転送方法ならびにデータ転送制御プログラムを格納した記憶媒体 | |
| JPS63206872A (ja) | 画像記憶装置 | |
| JPH10312360A (ja) | 受信処理方法および受信装置 | |
| JPH06149733A (ja) | データ転送制御装置 | |
| JPH0567035A (ja) | Ｄｍａ転送におけるデータアライメント方式 | |
| JP2000020455A (ja) | データ転送装置 |