JPH06149733A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JPH06149733A JPH06149733A JP32873192A JP32873192A JPH06149733A JP H06149733 A JPH06149733 A JP H06149733A JP 32873192 A JP32873192 A JP 32873192A JP 32873192 A JP32873192 A JP 32873192A JP H06149733 A JPH06149733 A JP H06149733A
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Abstract
(57)【要約】
【目的】 本発明はセントロニクスインターフェース側
のＢＵＳＹ状態が長く続けることなく、而も高速にデー
タ転送を可能としたデータ転送制御方式を提供する事に
ある。 【構成】 本発明は、パラレルデータを例えばデータ入
力ラッチ回路を介して連続的に複数バイト数入力可能な
一時記憶バッファを有する点。ＣＰＵの制御により前記
入力バイト数を設定する連続データ入力カウンタを有す
る点、言換えればＣＰＵの割込みサイクルを決定するカ
ウンタを有する点、前記パラレルデータの入力バイト数
が前記カウンタ値に達した時点で、ＣＰＵ側に割込みを
発生させ、前記一時記憶バッファのバスラインをシステ
ムバス側に切り換え、該記憶バッファに記憶されている
複数バイトデータを連続的に読み出し可能に構成した点
を特徴とする。
のＢＵＳＹ状態が長く続けることなく、而も高速にデー
タ転送を可能としたデータ転送制御方式を提供する事に
ある。 【構成】 本発明は、パラレルデータを例えばデータ入
力ラッチ回路を介して連続的に複数バイト数入力可能な
一時記憶バッファを有する点。ＣＰＵの制御により前記
入力バイト数を設定する連続データ入力カウンタを有す
る点、言換えればＣＰＵの割込みサイクルを決定するカ
ウンタを有する点、前記パラレルデータの入力バイト数
が前記カウンタ値に達した時点で、ＣＰＵ側に割込みを
発生させ、前記一時記憶バッファのバスラインをシステ
ムバス側に切り換え、該記憶バッファに記憶されている
複数バイトデータを連続的に読み出し可能に構成した点
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、パソコンその他のホス
トコンピュータ（以下ホストという）とプリンタやプロ
ッタその他の周辺機器との間でデータの授受を行なう為
のデータ転送制御装置に係り、特にセントロニクス仕様
準拠のパラレルインターフェースを介してデータの授受
を行なう為のデータ転送制御装置に関する。
トコンピュータ（以下ホストという）とプリンタやプロ
ッタその他の周辺機器との間でデータの授受を行なう為
のデータ転送制御装置に係り、特にセントロニクス仕様
準拠のパラレルインターフェースを介してデータの授受
を行なう為のデータ転送制御装置に関する。
【０００２】
【従来の技術】従来よりホストと周辺機器間のデータ転
送方式には種々の方式があるが、その１つに例えば８ビ
ットづつデータをパラレル転送する、セントロニクス仕
様準拠のパラレルインターフェース（以下セントロニク
スインターフェースという）を用いたものが存在する。
送方式には種々の方式があるが、その１つに例えば８ビ
ットづつデータをパラレル転送する、セントロニクス仕
様準拠のパラレルインターフェース（以下セントロニク
スインターフェースという）を用いたものが存在する。
【０００３】かかる従来公知のセントロニクスインター
フェースを用いたデータ転送装置の構成を図３乃至図５
について説明するに、図３において、Ａはホスト、Ｂは
周辺機器で、セントロニクスインターフェースＣを介し
て接続されている。そしてホストＡ側にはデータバスに
接続されたデータ出力ポート３、周辺機器Ｂ側にＳＴＲ
ＯＢ信号を出力する出力ポート４、周辺機器ＢよりのＡ
ＣＫ信号とＢＵＳＹ信号とを入力する入力ポート５から
なるインターフェースが組込まれており、一方、周辺機
器Ｂ側にはデータ入力ポート６、ＳＴＲＯＢ信号を入力
する入力ポート７、ＡＣＫ信号とＢＵＳＹ信号とを出力
する出力ポート８からなるインターフェースとともに、
これらの入出力を制御する制御装置１０からなる。
フェースを用いたデータ転送装置の構成を図３乃至図５
について説明するに、図３において、Ａはホスト、Ｂは
周辺機器で、セントロニクスインターフェースＣを介し
て接続されている。そしてホストＡ側にはデータバスに
接続されたデータ出力ポート３、周辺機器Ｂ側にＳＴＲ
ＯＢ信号を出力する出力ポート４、周辺機器ＢよりのＡ
ＣＫ信号とＢＵＳＹ信号とを入力する入力ポート５から
なるインターフェースが組込まれており、一方、周辺機
器Ｂ側にはデータ入力ポート６、ＳＴＲＯＢ信号を入力
する入力ポート７、ＡＣＫ信号とＢＵＳＹ信号とを出力
する出力ポート８からなるインターフェースとともに、
これらの入出力を制御する制御装置１０からなる。
【０００４】図４はかかる制御装置の内部構成を示すブ
ロック図である。図中１１は全体システムを制御するシ
ステムＣＰＵ、１２はシステムアドレスバスをデコード
して、各Ｉ／Ｏのチップ選択を行なうデコーダ、１３は
ＳＴＲＯＢ信号に基づいて各Ｉ／Ｏから入力される割込
の優先順位を決定し、ＣＰＵ１１への割込入力を与える
割込制御回路、１４はデータ入力ポート６を介してホス
トＡ側よりの例えば８ビットのパラレル入力データをラ
ッチするためのフリップフロップ（Ｆ／Ｆ）で、入力ポ
ート７を介して得られるＳＴＲＯＢ信号に基づいてデー
タの入力を許容する。１５はＡＣＫ信号及びＢＵＳＹ信
号の制御出力用のフリップフロップ（Ｆ／Ｆ）である。
ロック図である。図中１１は全体システムを制御するシ
ステムＣＰＵ、１２はシステムアドレスバスをデコード
して、各Ｉ／Ｏのチップ選択を行なうデコーダ、１３は
ＳＴＲＯＢ信号に基づいて各Ｉ／Ｏから入力される割込
の優先順位を決定し、ＣＰＵ１１への割込入力を与える
割込制御回路、１４はデータ入力ポート６を介してホス
トＡ側よりの例えば８ビットのパラレル入力データをラ
ッチするためのフリップフロップ（Ｆ／Ｆ）で、入力ポ
ート７を介して得られるＳＴＲＯＢ信号に基づいてデー
タの入力を許容する。１５はＡＣＫ信号及びＢＵＳＹ信
号の制御出力用のフリップフロップ（Ｆ／Ｆ）である。
【０００５】かかるデータ転送装置の動作を図５のタイ
ミングチャート図に基づいて説明するに、ホストＡ側で
は周辺機器ＢよりのＢＵＳＹ信号がＬで周辺機器Ｂがデ
ータを受取可能な状態であり、且つ周辺機器ＢよりのＡ
ＣＫ信号がＬからＨに変化して以前のデータの受け取り
を終了している事を認知すると、８ビットのデータ信号
を出力する。データ信号を出力すると、前記ホストＡ側
では一定時間後にＳＴＲＯＢ信号（Ｌ）を出力する。一
方周辺機器Ｂ側の制御装置では、入力ポート７を介して
得られた前記ＳＴＲＯＢ信号をトリガとして、Ｆ／Ｆ１
４により前記８ビットデータをラッチすると共に、同時
に該データの読み込む指示を与える為に前記ＳＴＲＯＢ
信号を割込み制御回路に入力させ、ＣＰＵ１１に割込み
信号を出力させる。そしてＣＰＵ１１はこの割込信号に
応答して、Ｆ／Ｆ１４が割り当てられているＩ／Ｏアド
レスを発生させ、８ビット（１バイト）のパラレルデー
タがＣＰＵ１１に読み込まれる。又、この処理の間に次
のデータが入力されて来るのを防止するために、ＣＰＵ
１１は制御出力Ｆ／Ｆ１５のＩ／Ｏアドレスを発生し、
ＢＵＳＹ信号をＨにする。そして前記ＣＰＵ１１でデー
タの受け取りが終了し、次のデータの受け取りが可能と
なると、ＣＰＵ１１より制御Ｆ／Ｆ１５を介して前記Ｂ
ＵＳＹ信号をＬとし、更にＡＣＫ信号（Ｌ）を一定時間
出力する。以下前記動作を繰り返す。
ミングチャート図に基づいて説明するに、ホストＡ側で
は周辺機器ＢよりのＢＵＳＹ信号がＬで周辺機器Ｂがデ
ータを受取可能な状態であり、且つ周辺機器ＢよりのＡ
ＣＫ信号がＬからＨに変化して以前のデータの受け取り
を終了している事を認知すると、８ビットのデータ信号
を出力する。データ信号を出力すると、前記ホストＡ側
では一定時間後にＳＴＲＯＢ信号（Ｌ）を出力する。一
方周辺機器Ｂ側の制御装置では、入力ポート７を介して
得られた前記ＳＴＲＯＢ信号をトリガとして、Ｆ／Ｆ１
４により前記８ビットデータをラッチすると共に、同時
に該データの読み込む指示を与える為に前記ＳＴＲＯＢ
信号を割込み制御回路に入力させ、ＣＰＵ１１に割込み
信号を出力させる。そしてＣＰＵ１１はこの割込信号に
応答して、Ｆ／Ｆ１４が割り当てられているＩ／Ｏアド
レスを発生させ、８ビット（１バイト）のパラレルデー
タがＣＰＵ１１に読み込まれる。又、この処理の間に次
のデータが入力されて来るのを防止するために、ＣＰＵ
１１は制御出力Ｆ／Ｆ１５のＩ／Ｏアドレスを発生し、
ＢＵＳＹ信号をＨにする。そして前記ＣＰＵ１１でデー
タの受け取りが終了し、次のデータの受け取りが可能と
なると、ＣＰＵ１１より制御Ｆ／Ｆ１５を介して前記Ｂ
ＵＳＹ信号をＬとし、更にＡＣＫ信号（Ｌ）を一定時間
出力する。以下前記動作を繰り返す。
【０００６】
【発明が解決しようとする課題】従ってかかる技術手段
によれば、一バイトのパラレルデータを入力させる毎
に、割込を発生させ、この応答によりＣＰＵが前記パラ
レルデータを読み込むが、この割込が受付けられるため
には、数μ〜数１０μｓｅｃ以上の時間は当然必要とな
る。この間はセントロニクスインターフェースはＢＵＳ
Ｙ状態となり、ホストよりのデータ転送を行なう事が出
来ない。即ち前記転送制御方式では１バイト（８ビッ
ト）毎に割込みを入れながらデータ転送を行なうため
に、セントロニクスインターフェースの入力速度には限
界がありホスト側からしてみれば、周辺機器ＢのＢＵＳ
Ｙ状態が長く続くことでホストの負担は大きくなる欠点
がある。一方周辺機器Ｂ側も１バイト毎に割込処理せね
ばならずＣＰＵ側で連続的に集中した処理が不可能とな
り、ＣＰＵの負担増大につながる。
によれば、一バイトのパラレルデータを入力させる毎
に、割込を発生させ、この応答によりＣＰＵが前記パラ
レルデータを読み込むが、この割込が受付けられるため
には、数μ〜数１０μｓｅｃ以上の時間は当然必要とな
る。この間はセントロニクスインターフェースはＢＵＳ
Ｙ状態となり、ホストよりのデータ転送を行なう事が出
来ない。即ち前記転送制御方式では１バイト（８ビッ
ト）毎に割込みを入れながらデータ転送を行なうため
に、セントロニクスインターフェースの入力速度には限
界がありホスト側からしてみれば、周辺機器ＢのＢＵＳ
Ｙ状態が長く続くことでホストの負担は大きくなる欠点
がある。一方周辺機器Ｂ側も１バイト毎に割込処理せね
ばならずＣＰＵ側で連続的に集中した処理が不可能とな
り、ＣＰＵの負担増大につながる。
【０００７】本発明はかかる従来技術の欠点に鑑み、前
記セントロニクスインターフェース側のＢＵＳＹ状態が
長く続けることなく、而も高速にデータ転送を可能とし
たデータ転送制御方式を提供する事を目的とする。又本
発明の他の目的は、一バイト毎に割込みをかけることな
く、複数バイト単位で割込みをかける事により、ホスト
Ａ側及び周辺機器Ｂ側のＣＰＵの負担軽減を可能にした
データ転送制御方式を提供する事にある。
記セントロニクスインターフェース側のＢＵＳＹ状態が
長く続けることなく、而も高速にデータ転送を可能とし
たデータ転送制御方式を提供する事を目的とする。又本
発明の他の目的は、一バイト毎に割込みをかけることな
く、複数バイト単位で割込みをかける事により、ホスト
Ａ側及び周辺機器Ｂ側のＣＰＵの負担軽減を可能にした
データ転送制御方式を提供する事にある。
【０００８】
【課題を解決する為の手段】本発明はパラレルインター
フェースを介してホストコンピュータと周辺機器間でパ
ラレルデータの転送を行なう為に周辺機器側に組込まれ
るデータ転送制御装置において、前記パラレルデータを
例えばデータ入力ラッチ回路を介して連続的に複数バイ
ト数入力可能な一時記憶バッファを有する点。ＣＰＵの
制御により前記入力バイト数を設定する連続データ入力
カウンタを有する点、言換えればＣＰＵの割込みサイク
ルを決定するカウンタを有する点、前記パラレルデータ
の入力バイト数が前記カウンタ値に達した時点で、ＣＰ
Ｕ側に割込みを発生させ、前記一時記憶バッファのバス
ラインをシステムバス側に切り換え、該記憶バッファに
記憶されている複数バイトデータを連続的に読み出し可
能に構成した点を特徴とする。この場合、前記カウンタ
値はＣＰＵの制御により可変可能に構成するのが良い。
フェースを介してホストコンピュータと周辺機器間でパ
ラレルデータの転送を行なう為に周辺機器側に組込まれ
るデータ転送制御装置において、前記パラレルデータを
例えばデータ入力ラッチ回路を介して連続的に複数バイ
ト数入力可能な一時記憶バッファを有する点。ＣＰＵの
制御により前記入力バイト数を設定する連続データ入力
カウンタを有する点、言換えればＣＰＵの割込みサイク
ルを決定するカウンタを有する点、前記パラレルデータ
の入力バイト数が前記カウンタ値に達した時点で、ＣＰ
Ｕ側に割込みを発生させ、前記一時記憶バッファのバス
ラインをシステムバス側に切り換え、該記憶バッファに
記憶されている複数バイトデータを連続的に読み出し可
能に構成した点を特徴とする。この場合、前記カウンタ
値はＣＰＵの制御により可変可能に構成するのが良い。
【０００９】
【作用】かかる実施例によれば前記従来技術の様に、Ｃ
ＰＵの制御により一バイト単位で転送及び読み出しを行
なう事なく、予め設定されたカウンタ値に基づいて複数
バイト単位で連続的に転送及び読み出しを行なう為に、
而も前記転送は前記カウンタ値を更新しながらハード的
に行なわれるものである為に、前記データ転送中はＣＰ
Ｕはフリーの状態にあるために、且つ転送は一バイト単
位でなく複数バイト単位で行なわれる為にＣＰＵの負担
が大幅に軽減する。
ＰＵの制御により一バイト単位で転送及び読み出しを行
なう事なく、予め設定されたカウンタ値に基づいて複数
バイト単位で連続的に転送及び読み出しを行なう為に、
而も前記転送は前記カウンタ値を更新しながらハード的
に行なわれるものである為に、前記データ転送中はＣＰ
Ｕはフリーの状態にあるために、且つ転送は一バイト単
位でなく複数バイト単位で行なわれる為にＣＰＵの負担
が大幅に軽減する。
【００１０】又前記転送はハード的に行なわれるため
に、データ転送の高速化につながる。更に前記カウンタ
値はＣＰＵの制御により任意に可変可能であるために、
転送されるデータ量及びモードに従って最適なカウンタ
値を設定する事が出来、これにより割込みサイクルが最
も効率的になる。
に、データ転送の高速化につながる。更に前記カウンタ
値はＣＰＵの制御により任意に可変可能であるために、
転送されるデータ量及びモードに従って最適なカウンタ
値を設定する事が出来、これにより割込みサイクルが最
も効率的になる。
【００１１】又前記発明においては、パラレルデータを
複数バイト分一時格納する一次記憶バッファと、前記カ
ウンタ値に基づいて前記データの転送／読み込み切換え
を行なうバッファ制御ロジック等を従来の制御装置内に
加えるだけで、セントロニクスインターフェース側を何
等いじる事なく、高速データ転送が実現できるために、
その実用価値は極めて高い。
複数バイト分一時格納する一次記憶バッファと、前記カ
ウンタ値に基づいて前記データの転送／読み込み切換え
を行なうバッファ制御ロジック等を従来の制御装置内に
加えるだけで、セントロニクスインターフェース側を何
等いじる事なく、高速データ転送が実現できるために、
その実用価値は極めて高い。
【００１２】
【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図１
は本発明の実施例にかかる制御装置の内部構成を示すブ
ロック図を示す。前記したように２１は周辺機器コント
ローラとして全体の制御を行なうシステムＣＰＵ、２２
は主にそのプログラムが格納されるＲＯＭ、２３はＣＰ
Ｕ２１がデータの一時記憶及びセントロニクスインター
フェースにより入力されるコマンドやデータを記憶する
ＲＡＭである。２４はシステムアドレスよりＲＯＭ２
２、ＲＡＭ２３及び制御ロジックバッファへのチップ選
択信号ＣＳを生成するアドレスデコーダである。２５は
ホストＡ側よりデータ入力ラッチ回路２６に入力された
パラレルデータの一時記憶バッファ（入力バッファＲＡ
Ｍ）で、前記データ入力ラッチ回路２６でラッチされた
データは１バイト単位で該バッファＲＡＭ２５に入力さ
れる。２７はバッファ制御ロジックで、前記バッファＲ
ＡＭ２５の各制御信号とその状態に応じてホストＡ側へ
のＢＵＳＹ，ＡＣＫ信号を制御するとともに、ＣＰＵ２
１の制御によりカウンタ値を可変可能な連続データ入力
カウンタ２７Ａを内蔵する。
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図１
は本発明の実施例にかかる制御装置の内部構成を示すブ
ロック図を示す。前記したように２１は周辺機器コント
ローラとして全体の制御を行なうシステムＣＰＵ、２２
は主にそのプログラムが格納されるＲＯＭ、２３はＣＰ
Ｕ２１がデータの一時記憶及びセントロニクスインター
フェースにより入力されるコマンドやデータを記憶する
ＲＡＭである。２４はシステムアドレスよりＲＯＭ２
２、ＲＡＭ２３及び制御ロジックバッファへのチップ選
択信号ＣＳを生成するアドレスデコーダである。２５は
ホストＡ側よりデータ入力ラッチ回路２６に入力された
パラレルデータの一時記憶バッファ（入力バッファＲＡ
Ｍ）で、前記データ入力ラッチ回路２６でラッチされた
データは１バイト単位で該バッファＲＡＭ２５に入力さ
れる。２７はバッファ制御ロジックで、前記バッファＲ
ＡＭ２５の各制御信号とその状態に応じてホストＡ側へ
のＢＵＳＹ，ＡＣＫ信号を制御するとともに、ＣＰＵ２
１の制御によりカウンタ値を可変可能な連続データ入力
カウンタ２７Ａを内蔵する。
【００１３】２８は入力バッファＲＡＭ２５のＲＥＡＤ
アドレスとしてシステムアドレスバスを選択するかＷＲ
ＩＴＥアドレスとしてバッファ制御ロジック２７内の前
記連続データ入力カウンタ２７Ａからの出力アドレスを
選択するかを制御するアドレスマルチプレクサである。
２９は前記入力バッファＲＡＭ２５のＲＥＡＤ時とＷＲ
ＩＴＥ時のデータバスを制御するバスバッファである。
アドレスとしてシステムアドレスバスを選択するかＷＲ
ＩＴＥアドレスとしてバッファ制御ロジック２７内の前
記連続データ入力カウンタ２７Ａからの出力アドレスを
選択するかを制御するアドレスマルチプレクサである。
２９は前記入力バッファＲＡＭ２５のＲＥＡＤ時とＷＲ
ＩＴＥ時のデータバスを制御するバスバッファである。
【００１４】次に前記実施例の動作を図２に示すフロー
チャート図に基づいて説明する。先ず初期設定として、
ＣＰＵ２１より現在のモード及び設定されているエミュ
レーションに従って、バッファ制御ロジック２７内の連
続データ入力カウンタ２７Ａに所定のカウンタ値を設定
する。（ＳＴＥＰ１） このカウンタ値はセントロニクスインターフェースＣよ
りデータ入力ラッチ回路２６に転送されたパラレルデー
タを入力バッファＲＡＭ２５に複数バイト入力した後
に、ＣＰＵ２１に割込を発生するかどうかを決定するも
ので、入力データの転送バイト数による割込のサイクル
を決定するものである。このカウンタ値は前記初期設定
時においてのみ決定するようにしてもよく、ＣＰＵ２１
側の負荷状態により前記カウンタ値を割込みサイクル毎
に可変可能に構成してもよい。
チャート図に基づいて説明する。先ず初期設定として、
ＣＰＵ２１より現在のモード及び設定されているエミュ
レーションに従って、バッファ制御ロジック２７内の連
続データ入力カウンタ２７Ａに所定のカウンタ値を設定
する。（ＳＴＥＰ１） このカウンタ値はセントロニクスインターフェースＣよ
りデータ入力ラッチ回路２６に転送されたパラレルデー
タを入力バッファＲＡＭ２５に複数バイト入力した後
に、ＣＰＵ２１に割込を発生するかどうかを決定するも
ので、入力データの転送バイト数による割込のサイクル
を決定するものである。このカウンタ値は前記初期設定
時においてのみ決定するようにしてもよく、ＣＰＵ２１
側の負荷状態により前記カウンタ値を割込みサイクル毎
に可変可能に構成してもよい。
【００１５】そしてホストＡ側で周辺機器ＢよりのＢＵ
ＳＹ信号がＬで周辺機器Ｂがデータを受取可能な状態で
あり、且つ周辺機器ＢよりのＡＣＫ信号がＬからＨに変
化して以前のデータの受け取りを終了している事を認知
すると、一バイトのデータ信号を出力するとともに、一
定時間後にＳＴＲＯＢ信号（Ｌ）を出力する。一方周辺
機器Ｂ側の制御装置では、入力ポート７を介して得られ
た前記ＳＴＲＯＢ信号をトリガとして、前記データ入力
ラッチ２６により前記１バイトのデータがラッチされる
と、そのＳＴＲＯＢ信号をトリガとして、バッファ制御
ロジック２７より入力バッファＲＡＭ２５へライトイネ
ーブルＷＥを送信して該入力バッファＲＡＭ２５のＷＲ
ＩＴＥサイクルが開始される。（ＳＴＥＰ２）
ＳＹ信号がＬで周辺機器Ｂがデータを受取可能な状態で
あり、且つ周辺機器ＢよりのＡＣＫ信号がＬからＨに変
化して以前のデータの受け取りを終了している事を認知
すると、一バイトのデータ信号を出力するとともに、一
定時間後にＳＴＲＯＢ信号（Ｌ）を出力する。一方周辺
機器Ｂ側の制御装置では、入力ポート７を介して得られ
た前記ＳＴＲＯＢ信号をトリガとして、前記データ入力
ラッチ２６により前記１バイトのデータがラッチされる
と、そのＳＴＲＯＢ信号をトリガとして、バッファ制御
ロジック２７より入力バッファＲＡＭ２５へライトイネ
ーブルＷＥを送信して該入力バッファＲＡＭ２５のＷＲ
ＩＴＥサイクルが開始される。（ＳＴＥＰ２）
【００１６】そしてバッファ制御ロジック２７よりマル
チプレクサ２８を介して入力バッファＲＡＭ２５にアド
レス指定を行ないながら前記一バイトデータを該バッフ
ァＲＡＭ２５の所定のアドレスにデータ入力を行ないな
がら、一バイト入力毎にこの制御ロジック２７内の先に
設定した連続データ入力カウンタ２７Ａのカウンタ値が
更新され（ＳＴＥＰ３）、前記入力バッファＲＡＭ２５
へのデータ入力サイクル数が先に設定したカウンタ値に
達すると、バッファ制御ロジック２７はＣＰＵ２１へ割
込を発生させる（ＳＴＥＰ４）。と同時にＣＰＵ２１は
バッファ制御ロジック２７のＩ／Ｏアドレスを発生し、
ＢＵＳＹ信号をＨにする。（ＳＴＥＰ５）
チプレクサ２８を介して入力バッファＲＡＭ２５にアド
レス指定を行ないながら前記一バイトデータを該バッフ
ァＲＡＭ２５の所定のアドレスにデータ入力を行ないな
がら、一バイト入力毎にこの制御ロジック２７内の先に
設定した連続データ入力カウンタ２７Ａのカウンタ値が
更新され（ＳＴＥＰ３）、前記入力バッファＲＡＭ２５
へのデータ入力サイクル数が先に設定したカウンタ値に
達すると、バッファ制御ロジック２７はＣＰＵ２１へ割
込を発生させる（ＳＴＥＰ４）。と同時にＣＰＵ２１は
バッファ制御ロジック２７のＩ／Ｏアドレスを発生し、
ＢＵＳＹ信号をＨにする。（ＳＴＥＰ５）
【００１７】ＣＰＵ２１が割込を受付けると入力バッフ
ァＲＡＭ２５へ読み出し切換え信号を発生し、ＲＥＡＤ
サイクルに入る。この時バッファ制御ロジック２７は前
記データ入力ラッチをディセーブルにすると同時にバス
バッファ２９を開き、入力バッファＲＡＭ２５のデータ
をシステムバスを介してＣＰＵ２１側に転送可能にする
と共に、マルチプレクサ２８にセレクト信号を送信して
システムアドレスバスへの切換えを行ない、入力バッフ
ァＲＡＭ２５の内容を設定数値だけ読み出す。（ＳＴＥ
Ｐ６） このＣＰＵ２１の読み込みが終了すると、再びバッファ
制御ロジック２７は、データ入力ラッチ２６をイネーブ
ルにし、バスバッファ２９を閉じ、且つマルチプレクサ
２８をバッファＷＲＩＴＥアドレスに切換え、ＣＰＵ２
１より制御ロジック２７を介して前記ＢＵＳＹ信号をＬ
とし、更にＡＣＫ信号（Ｌ）を一定時間出力する。
ァＲＡＭ２５へ読み出し切換え信号を発生し、ＲＥＡＤ
サイクルに入る。この時バッファ制御ロジック２７は前
記データ入力ラッチをディセーブルにすると同時にバス
バッファ２９を開き、入力バッファＲＡＭ２５のデータ
をシステムバスを介してＣＰＵ２１側に転送可能にする
と共に、マルチプレクサ２８にセレクト信号を送信して
システムアドレスバスへの切換えを行ない、入力バッフ
ァＲＡＭ２５の内容を設定数値だけ読み出す。（ＳＴＥ
Ｐ６） このＣＰＵ２１の読み込みが終了すると、再びバッファ
制御ロジック２７は、データ入力ラッチ２６をイネーブ
ルにし、バスバッファ２９を閉じ、且つマルチプレクサ
２８をバッファＷＲＩＴＥアドレスに切換え、ＣＰＵ２
１より制御ロジック２７を介して前記ＢＵＳＹ信号をＬ
とし、更にＡＣＫ信号（Ｌ）を一定時間出力する。
【００１８】そしてＡＣＫ信号がＬからＨに変化して以
前のデータの受け取りを終了している事をホストＡ側が
認知すると、再度データ出力を再開し、次のデータ転送
サイクルに移行し、前記と同様な方法でデータ転送及び
ＣＰＵへの読み込みを行なう。尚、ＣＰＵ２１は前記ホ
ストＡ側よりのデータ転送中にホストＡ側のデータの内
容とその時のモードを考慮し、バッファ制御ロジック２
７内部の連続データ入力カウンタ２７Ａのカウンタ値を
適宜可変し、最適値を選ぶことにより、セントロニクス
インターフェースのデータ入力速度は最高速となる。
（ＳＴＥＰ６）
前のデータの受け取りを終了している事をホストＡ側が
認知すると、再度データ出力を再開し、次のデータ転送
サイクルに移行し、前記と同様な方法でデータ転送及び
ＣＰＵへの読み込みを行なう。尚、ＣＰＵ２１は前記ホ
ストＡ側よりのデータ転送中にホストＡ側のデータの内
容とその時のモードを考慮し、バッファ制御ロジック２
７内部の連続データ入力カウンタ２７Ａのカウンタ値を
適宜可変し、最適値を選ぶことにより、セントロニクス
インターフェースのデータ入力速度は最高速となる。
（ＳＴＥＰ６）
【００１９】
【効果】以上記載した如く、本発明によれば前記従来技
術の様に、ＣＰＵの制御により一バイト単位で転送及び
読み出しを行なう事なく、予め設定されたカウンタ値に
基づいて複数バイト単位で連続的に転送及び読み出しを
行なう為に、而も前記転送は前記カウンタ値を更新しな
がらハード的に行なわれるものである為に、ＣＰＵの負
担軽減と共にデータ転送の高速化につながる。又前記カ
ウンタ値はＣＰＵの制御により任意に可変可能であるた
めに、転送されるデータ量及びモードに従って最適なカ
ウンタ値を設定する事が出来、これにより割込みサイク
ルが最も効率的になる。
術の様に、ＣＰＵの制御により一バイト単位で転送及び
読み出しを行なう事なく、予め設定されたカウンタ値に
基づいて複数バイト単位で連続的に転送及び読み出しを
行なう為に、而も前記転送は前記カウンタ値を更新しな
がらハード的に行なわれるものである為に、ＣＰＵの負
担軽減と共にデータ転送の高速化につながる。又前記カ
ウンタ値はＣＰＵの制御により任意に可変可能であるた
めに、転送されるデータ量及びモードに従って最適なカ
ウンタ値を設定する事が出来、これにより割込みサイク
ルが最も効率的になる。
【００２０】又前記発明においては、パラレルデータを
複数バイト分一時格納するバッファＲＡＭと、前記カウ
ンタ値に基づいて前記データの転送／読み込み切換えを
行なうバッファ制御ロジック等を従来の制御装置内に加
えるだけで、セントロニクスインターフェース側を何等
いじる事なく、高速データ転送が実現できるために、そ
の実用価値は極めて高い。等の種々の著効を有す。
複数バイト分一時格納するバッファＲＡＭと、前記カウ
ンタ値に基づいて前記データの転送／読み込み切換えを
行なうバッファ制御ロジック等を従来の制御装置内に加
えるだけで、セントロニクスインターフェース側を何等
いじる事なく、高速データ転送が実現できるために、そ
の実用価値は極めて高い。等の種々の著効を有す。
【図１】本発明の実施例にかかる制御装置の内部構成を
示すブロック図を示す。
示すブロック図を示す。
【図２】前記実施例の動作を示すフローチャート図を示
す。
す。
【図３】従来公知のセントロニクスインターフェースを
用いたデータ転送装置の構成を示す全体図
用いたデータ転送装置の構成を示す全体図
【図４】図３の制御装置の内部構成を示すブロック図
【図５】図３の動作を示すタイムチャート図
２１ ＣＰＵ ２５ 入力バッファＲＡＭ ２６ データ入力ラッチ回路 ２７ バッファ制御ロジック ２７Ａ カウンタ ２８ マルチプレクサ ２９ バスバッファ
Claims (2)
- 【請求項１】パラレルインターフェースを介してホスト
コンピュータと周辺機器間でパラレルデータの転送を行
なう為に周辺機器側に組込まれるデータ転送制御装置に
おいて、前記パラレルデータを連続的に複数バイト数入
力可能な一時記憶バッファと、ＣＰＵの制御により前記
バイト数を設定する連続データ入力カウンタとを具え、
前記パラレルデータの入力バイト数が前記カウンタ値に
達した時点で、ＣＰＵ側に割込みを発生させ、前記一時
記憶バッファのバスラインをシステムバス側に切り換
え、該記憶バッファに記憶されている複数バイトデータ
を連続的に読み出し可能に構成した事を特徴とするデー
タ転送制御装置 - 【請求項２】前記カウンタ値をＣＰＵの制御により可変
可能に構成した事を特徴とする請求項1記載のデータ転
送制御装置
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32873192A JPH06149733A (ja) | 1992-11-13 | 1992-11-13 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32873192A JPH06149733A (ja) | 1992-11-13 | 1992-11-13 | データ転送制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06149733A true JPH06149733A (ja) | 1994-05-31 |
Family
ID=18213549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32873192A Pending JPH06149733A (ja) | 1992-11-13 | 1992-11-13 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06149733A (ja) |
-
1992
- 1992-11-13 JP JP32873192A patent/JPH06149733A/ja active Pending
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