JPH0876971A - インターフェース制御装置 - Google Patents
インターフェース制御装置Info
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- JPH0876971A JPH0876971A JP6208485A JP20848594A JPH0876971A JP H0876971 A JPH0876971 A JP H0876971A JP 6208485 A JP6208485 A JP 6208485A JP 20848594 A JP20848594 A JP 20848594A JP H0876971 A JPH0876971 A JP H0876971A
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Abstract
(57)【要約】
【目的】 ホストコンピュータの転送能力を低下させる
ことなく、高速のデータ転送を可能とするインターフェ
ース制御装置を提供すること。 【構成】 ホストコンピュータ８に接続されてデータ転
送を行なうインターフェース装置２において、ホストコ
ンピュータ８から送信されるデータを格納するデータバ
ッファ手段７と、ＣＰＵ３にデータ読み出しを要求する
割り込み手段１２と、最小単位のデータがデータバッフ
ァ手段７に格納されたとき割り込みを行なうよう割り込
み手段１２を制御する割り込み制御手段１１と、データ
バッファ手段７に格納されたデータ数を計数するデータ
計数手段９と、データバッファ手段７により計数された
データ数に基づいてデータバッファ手段７から出力する
データ数を制御する出力データ数制御手段１５とを備え
ている。
ことなく、高速のデータ転送を可能とするインターフェ
ース制御装置を提供すること。 【構成】 ホストコンピュータ８に接続されてデータ転
送を行なうインターフェース装置２において、ホストコ
ンピュータ８から送信されるデータを格納するデータバ
ッファ手段７と、ＣＰＵ３にデータ読み出しを要求する
割り込み手段１２と、最小単位のデータがデータバッフ
ァ手段７に格納されたとき割り込みを行なうよう割り込
み手段１２を制御する割り込み制御手段１１と、データ
バッファ手段７に格納されたデータ数を計数するデータ
計数手段９と、データバッファ手段７により計数された
データ数に基づいてデータバッファ手段７から出力する
データ数を制御する出力データ数制御手段１５とを備え
ている。
Description
【０００１】
【産業上の利用分野】本発明は、パーソナルコンピュー
タなどのホスト装置とのインターフェース制御装置に関
する。
タなどのホスト装置とのインターフェース制御装置に関
する。
【０００２】
【従来の技術】特開平４−３２９２２号公報および特開
平４−５８３５５号公報では、外部装置から１バイト毎
に送信されるデータをデータ保持手段に書き込み、デー
タ保持手段の保持データが予め定められた所定量に達し
たとき、データ処理手段へ割り込み信号を送出し、１バ
イト毎に所定量の保持データを連続して読み出すインタ
ーフェース制御回路が開示されている。
平４−５８３５５号公報では、外部装置から１バイト毎
に送信されるデータをデータ保持手段に書き込み、デー
タ保持手段の保持データが予め定められた所定量に達し
たとき、データ処理手段へ割り込み信号を送出し、１バ
イト毎に所定量の保持データを連続して読み出すインタ
ーフェース制御回路が開示されている。
【０００３】また、特開平４−３４２３４３号公報で
は、受信したシリアルデータをパラレルデータに変換さ
せて受信ＦＩＦＯに書き込み、タイミングレジスタに予
め設定されたキャラクタ数のデータが受信ＦＩＦＯに格
納された時、ホストプロセッサに対して割り込み信号を
送出し、設定数分のパラレルデータを連続して読み出す
データ転送システムが開示されている。
は、受信したシリアルデータをパラレルデータに変換さ
せて受信ＦＩＦＯに書き込み、タイミングレジスタに予
め設定されたキャラクタ数のデータが受信ＦＩＦＯに格
納された時、ホストプロセッサに対して割り込み信号を
送出し、設定数分のパラレルデータを連続して読み出す
データ転送システムが開示されている。
【０００４】
【発明が解決しようとする課題】特開平４−３２９２２
号公報および特開平４−５８３５５号公報では、データ
保持手段に格納された所定量のデータを連続して転送す
るため、１バイト毎に割り込み処理を行なうデータ転送
と比較すると転送効率は向上するが、予め定められた所
定量の保持データがデータ保持手段に格納されるまでデ
ータ転送が開始されないために、データ転送前に外部装
置からの転送データ数が通知されないセントロニクスイ
ンターフェースまたはＲＳ２３２仕様のシリアルインタ
ーフェースに適用させる場合には、次のような問題があ
る。所定量に満たないデータがデータ保持手段に格納
されたときにデータ保持手段からデータの取り残しを防
止するために、一定時間を経過しても次のデータが格納
されなければデータ保持手段からデータを読み出すため
のタイマ手段を必要とする。外部装置から送信された
１バイト目のデータが処理されるまでに要する時間が、
１バイトごとに転送する場合に比べて大きくなるため処
理が遅くなる。高速なデータ転送では、データ保持手
段に格納されたデータの転送処理までにかかるＯＳのオ
ーバーヘッドを含む割り込み処理までの時間に外部装置
から送信されるデータでデータ保持手段の飽和状態が発
生して転送効率を低下させる。予め定められた所定量
単位でのデータ転送を行なうため、外部装置からの転送
速度に依存するデータ格納状況に応じた処理が不可能で
ある。また、１バイトのデータを連続して転送するた
め、データ保持手段に格納されているバイ卜数と同じ
回数の読み出しを必要とする。
号公報および特開平４−５８３５５号公報では、データ
保持手段に格納された所定量のデータを連続して転送す
るため、１バイト毎に割り込み処理を行なうデータ転送
と比較すると転送効率は向上するが、予め定められた所
定量の保持データがデータ保持手段に格納されるまでデ
ータ転送が開始されないために、データ転送前に外部装
置からの転送データ数が通知されないセントロニクスイ
ンターフェースまたはＲＳ２３２仕様のシリアルインタ
ーフェースに適用させる場合には、次のような問題があ
る。所定量に満たないデータがデータ保持手段に格納
されたときにデータ保持手段からデータの取り残しを防
止するために、一定時間を経過しても次のデータが格納
されなければデータ保持手段からデータを読み出すため
のタイマ手段を必要とする。外部装置から送信された
１バイト目のデータが処理されるまでに要する時間が、
１バイトごとに転送する場合に比べて大きくなるため処
理が遅くなる。高速なデータ転送では、データ保持手
段に格納されたデータの転送処理までにかかるＯＳのオ
ーバーヘッドを含む割り込み処理までの時間に外部装置
から送信されるデータでデータ保持手段の飽和状態が発
生して転送効率を低下させる。予め定められた所定量
単位でのデータ転送を行なうため、外部装置からの転送
速度に依存するデータ格納状況に応じた処理が不可能で
ある。また、１バイトのデータを連続して転送するた
め、データ保持手段に格納されているバイ卜数と同じ
回数の読み出しを必要とする。
【０００５】特開平４−３４２３４３号公報では、外部
装置とのインターフェース手段がシリアルインターフェ
ースであるが、受信されたシリアルデータがパラレルデ
ータに変換され、受信ＦＩＦＯに格納された後は、予め
設定されたキャラクタ数のデータが受信ＦＩＦＯに格納
されるまでデータ転送が開始されないために上記と同様
の問題がある。
装置とのインターフェース手段がシリアルインターフェ
ースであるが、受信されたシリアルデータがパラレルデ
ータに変換され、受信ＦＩＦＯに格納された後は、予め
設定されたキャラクタ数のデータが受信ＦＩＦＯに格納
されるまでデータ転送が開始されないために上記と同様
の問題がある。
【０００６】本発明の目的は、上記従来技術における欠
点を改良するために、データバッファからのデータ取
り残し防止のためのタイマ手段を不要とし、１バイト
自のデータ転送処理を遅らせることなく、１回のデー
タバッファ読み出しで複数バイトデータ転送を可能とす
ることで処理速度を向上し、割り込み処理に関するＯ
Ｓのオーバーへッドをできる限り回避してデータバッフ
ァの格納状況に応じた柔軟なデータ転送を可能とするこ
とで、ホストコンピュータの転送能力を低下させること
なく、高速のデータ転送を可能とするインターフェース
制御装置を提供することにある。
点を改良するために、データバッファからのデータ取
り残し防止のためのタイマ手段を不要とし、１バイト
自のデータ転送処理を遅らせることなく、１回のデー
タバッファ読み出しで複数バイトデータ転送を可能とす
ることで処理速度を向上し、割り込み処理に関するＯ
Ｓのオーバーへッドをできる限り回避してデータバッフ
ァの格納状況に応じた柔軟なデータ転送を可能とするこ
とで、ホストコンピュータの転送能力を低下させること
なく、高速のデータ転送を可能とするインターフェース
制御装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ホスト装置に
接続されてデータ転送を行なうインターフェース制御装
置にであって、ホスト装置から送信されるデータを格納
するデータバッファ手段と、ＣＰＵにデータ読み出しを
要求する割り込み手段と、最小単位のデータが前記デー
タバッファ手段に格納されたとき割り込みを行なうよう
前記割り込み手段を制御する割り込み制御手段と、前記
データバッファ手段に格納されたデータ数を計数するデ
ータ計数手段と、前記データバッファ手段により計数さ
れた前記データ数に基づいて前記データバッファ手段か
ら出力するデータ数を制御する出力データ数制御手段と
を備える。
接続されてデータ転送を行なうインターフェース制御装
置にであって、ホスト装置から送信されるデータを格納
するデータバッファ手段と、ＣＰＵにデータ読み出しを
要求する割り込み手段と、最小単位のデータが前記デー
タバッファ手段に格納されたとき割り込みを行なうよう
前記割り込み手段を制御する割り込み制御手段と、前記
データバッファ手段に格納されたデータ数を計数するデ
ータ計数手段と、前記データバッファ手段により計数さ
れた前記データ数に基づいて前記データバッファ手段か
ら出力するデータ数を制御する出力データ数制御手段と
を備える。
【０００８】
【作用】本発明は、以下のように作用する。
【０００９】ホスト装置から送信されたデータはデータ
バッファ手段に格納される。データバッファ手段に最少
単位のデータが格納されると、割り込み手段によりＣＰ
Ｕに対して割り込み信号を送出して、データ読み出し要
求を行なう。データバッファ手段は複数のデータを格納
可能であり、ホスト装置とのデータ転送は中断されるこ
となく継続され、ホスト装置から送信されたデータは順
次、データバッファ手段へ格納される。データ計数手段
では、データバッファ手段の格納状況、即ち、格納デー
タ数が管理される。出力データ数制御手段はデータ計数
手段の管理する格納データ数に対応したデータ、例え
ば、１バイト、２バイト、４バイト等のデータをまとめ
て出力し、バスインターフェース手段を介してシステム
バスに出力される。
バッファ手段に格納される。データバッファ手段に最少
単位のデータが格納されると、割り込み手段によりＣＰ
Ｕに対して割り込み信号を送出して、データ読み出し要
求を行なう。データバッファ手段は複数のデータを格納
可能であり、ホスト装置とのデータ転送は中断されるこ
となく継続され、ホスト装置から送信されたデータは順
次、データバッファ手段へ格納される。データ計数手段
では、データバッファ手段の格納状況、即ち、格納デー
タ数が管理される。出力データ数制御手段はデータ計数
手段の管理する格納データ数に対応したデータ、例え
ば、１バイト、２バイト、４バイト等のデータをまとめ
て出力し、バスインターフェース手段を介してシステム
バスに出力される。
【００１０】
【実施例】以下、本発明を実施例により説明する。
【００１１】図１はプリンタ装置１におけるインターフ
ェース制御装置２に関する従来例を示すブロック図であ
り、ＣＰＵ３と、ＲＯＭ４と、ＲＡＭ５と、印字手段６
と、データバッファ手段７と、データ制御手段１６と、
割り込み手段１２と、バスインターフェース手段１３
と、システムバス１４とで構成される。また、プリンタ
装置１は、ホストコンピュータ８とセントロニクスイン
ターフェースで接続されており、データバッファ手段７
に所定量のデータが格納されると、ＣＰＵ３はデータの
読み出し要求を受けて、予め設定された回数の読み出し
を行なうことにより、データバッファ手段からデータを
読み出す。
ェース制御装置２に関する従来例を示すブロック図であ
り、ＣＰＵ３と、ＲＯＭ４と、ＲＡＭ５と、印字手段６
と、データバッファ手段７と、データ制御手段１６と、
割り込み手段１２と、バスインターフェース手段１３
と、システムバス１４とで構成される。また、プリンタ
装置１は、ホストコンピュータ８とセントロニクスイン
ターフェースで接続されており、データバッファ手段７
に所定量のデータが格納されると、ＣＰＵ３はデータの
読み出し要求を受けて、予め設定された回数の読み出し
を行なうことにより、データバッファ手段からデータを
読み出す。
【００１２】図２は本発明の一実施例のプリンタ装置１
におけるインターフェース制御装置２に関するブロック
図である。以下に、インターフェース制御装置２の各構
成ブロックの動作を説明する。
におけるインターフェース制御装置２に関するブロック
図である。以下に、インターフェース制御装置２の各構
成ブロックの動作を説明する。
【００１３】データバッファ手段７は、ホストコンピュ
ータ８から送信されるデータを格納するためのデータバ
ッファであり、複数バイトのデータを格納するものであ
り、ＲＡＭで構成される。
ータ８から送信されるデータを格納するためのデータバ
ッファであり、複数バイトのデータを格納するものであ
り、ＲＡＭで構成される。
【００１４】データ計数手段９は、データバッファ手段
７に格納されているデータ数を管理するものであり、Ｒ
ＡＭで構成される。
７に格納されているデータ数を管理するものであり、Ｒ
ＡＭで構成される。
【００１５】書き込み制御手段１０は、データ計数手段
９からデータ数情報を受け取り、データバッファ手段７
にデータが格納可能であればホストコンピュータ８から
のデータの送信を要求し、データバッファ手段にそれ以
上のデータ格納ができないのであれば送信を中止する。
９からデータ数情報を受け取り、データバッファ手段７
にデータが格納可能であればホストコンピュータ８から
のデータの送信を要求し、データバッファ手段にそれ以
上のデータ格納ができないのであれば送信を中止する。
【００１６】割り込み制御手段１１は、データ計数手段
９からの情報を受け取り１バイトのデータがデータバッ
ファ手段７に格納されたとき割り込みを行なうよう割り
込み手段１２を制御する。
９からの情報を受け取り１バイトのデータがデータバッ
ファ手段７に格納されたとき割り込みを行なうよう割り
込み手段１２を制御する。
【００１７】割り込み手段１２は、割り込み制御手段１
１からの信号を受けてＣＰＵ３に対し割り込み信号を発
する。
１からの信号を受けてＣＰＵ３に対し割り込み信号を発
する。
【００１８】バスインターフェース手段１３は、データ
バッファ手段７に格納されたデータをデータバス３２ビ
ットのシステムバス１４に出力する。
バッファ手段７に格納されたデータをデータバス３２ビ
ットのシステムバス１４に出力する。
【００１９】ホストコンピュータ８からデータが送信さ
れ、データバッファ手段７に１バイトのデータが格納さ
れた時点で、割り込みを発生させる。データバッファ手
段７は複数データを格納可能であり、ＣＰＵ３が割り込
み信号に応答し、割り込み処理を行なうまで、ホスト装
置とのデータ転送は中断されることなく継続され、ホス
ト装置から送信されたデータは順次、データバッファ手
段７へ格納される。ＣＰＵ３が割り込み信号に応答し、
割り込み処理内でデータバッファからデータが読み出す
際、データバッファ手段７に格納された複数のデータを
１回の割り込み処理で読み出す。
れ、データバッファ手段７に１バイトのデータが格納さ
れた時点で、割り込みを発生させる。データバッファ手
段７は複数データを格納可能であり、ＣＰＵ３が割り込
み信号に応答し、割り込み処理を行なうまで、ホスト装
置とのデータ転送は中断されることなく継続され、ホス
ト装置から送信されたデータは順次、データバッファ手
段７へ格納される。ＣＰＵ３が割り込み信号に応答し、
割り込み処理内でデータバッファからデータが読み出す
際、データバッファ手段７に格納された複数のデータを
１回の割り込み処理で読み出す。
【００２０】出力データ数制御手段１５は、データ計数
手段９から出力される格納データ数に基づいて、データ
バッファ手段７に格納されているデータを、例えば、１
バイト、２バイト、４バイト等のデータずつバスインタ
ーフェース手段１３に出力する。
手段９から出力される格納データ数に基づいて、データ
バッファ手段７に格納されているデータを、例えば、１
バイト、２バイト、４バイト等のデータずつバスインタ
ーフェース手段１３に出力する。
【００２１】書き込み制御手段１０、割り込み制御手段
１１、割り込み手段１２、出力データ数制御手段１５
は、その制御のためのプログラムがＲＯＭに記憶されて
おり、そのプログラムはＣＰＵにより動かされる。
１１、割り込み手段１２、出力データ数制御手段１５
は、その制御のためのプログラムがＲＯＭに記憶されて
おり、そのプログラムはＣＰＵにより動かされる。
【００２２】図３は本発明の一実施例のシステムバス１
４へのデータ出力処理動作の流れ図である。
４へのデータ出力処理動作の流れ図である。
【００２３】図４は本発明の一実施例の格納データ数に
応じてバスインターフェース手段１３から出力されるデ
ータのデータ出力数の説明図である。
応じてバスインターフェース手段１３から出力されるデ
ータのデータ出力数の説明図である。
【００２４】以下に、データ受信からシステムバス１４
へのデータ出力までのインターフェース制御装置２の動
作を説明する。
へのデータ出力までのインターフェース制御装置２の動
作を説明する。
【００２５】セントロニクスインターフェースで接続さ
れたホストコンピュータ８からの送信データを格納する
ために、書き込み制御手段１０は、データ書き込み信号
をホストコンピュータ８に出力して、データバッファ手
段７へデータを格納する。データ計数手段９は、データ
バッファ手段７の格納状況を管理するために、格納デー
タ数をカウントする。１バイトのデータが格納される
と、割り込み制御手段１１により割り込み手段１２は、
ＣＰＵ３に対して割り込み信号を出力し、データバッフ
ァ手段７からのデータ読み出しを要求する。書き込み制
御手段１０は、データの格納が可能であればホストコン
ピュータ８からの送信データをデータバッファ手段７に
格納する。データバッファ手段７が格納不能であれば、
データ転送は中断される。データ計数手段９は、データ
数に応じたデータ出力を行なうために格納データ数を出
力データ数制御手段１５に出力する。
れたホストコンピュータ８からの送信データを格納する
ために、書き込み制御手段１０は、データ書き込み信号
をホストコンピュータ８に出力して、データバッファ手
段７へデータを格納する。データ計数手段９は、データ
バッファ手段７の格納状況を管理するために、格納デー
タ数をカウントする。１バイトのデータが格納される
と、割り込み制御手段１１により割り込み手段１２は、
ＣＰＵ３に対して割り込み信号を出力し、データバッフ
ァ手段７からのデータ読み出しを要求する。書き込み制
御手段１０は、データの格納が可能であればホストコン
ピュータ８からの送信データをデータバッファ手段７に
格納する。データバッファ手段７が格納不能であれば、
データ転送は中断される。データ計数手段９は、データ
数に応じたデータ出力を行なうために格納データ数を出
力データ数制御手段１５に出力する。
【００２６】出力データ数制御手段１５は、割り込み信
号に応答して、出力情報を得るために格納データ数を読
み出す。このとき、出力データ数制御手段１５はデータ
制御手段１６から出力される格納データ数の下位２ビッ
トにより、データ出力数を決定する（ステップＳ１〜Ｓ
４）。
号に応答して、出力情報を得るために格納データ数を読
み出す。このとき、出力データ数制御手段１５はデータ
制御手段１６から出力される格納データ数の下位２ビッ
トにより、データ出力数を決定する（ステップＳ１〜Ｓ
４）。
【００２７】ここで、データバッファ手段７に格納され
ているデータ数が、システムバス１４が１回の読み出し
処理でＣＰＵ３に転送できるデータ数以上の場合、すな
わち、４バイト以上の場合には、下位２ビットに依存す
ることなく４バイト出力が行われ、格納データ数が４バ
イトより小さい場合には、格納データ数の下位２ビッｌ
が００は４バイト出力、０１は１バイト出力、１０は２
バイト出力、１１は３バイト出力に対応する。ＣＰＵ３
がバスインターフェース手段１３を介してデータバッフ
ァ手段７に格納されているデータの読み出し処理を行な
うとき、格納データ数に基いて出力されるデータ出力配
列に対応した回数のデータ読み出し信号をデータバッフ
ァ手段７に出力して出力データ数制御手段１５にデータ
を出力する。格納データ数の下位２ビットが００である
とき、出力データ数制御手段１５はバスインターフェー
ス手段１３を介して、４バイトをシステムバス１４に出
力し（ステップＳ５）、データ制御手段１６はデータバ
ッファ手段７からのデータ読み出しに伴い、格納データ
数を変更する（ステップＳ６）。同様に、格納データ数
の下位２ビットが０１であるとき、１バイトを出力し
（ステップＳ７）、格納データ数を変更（ステップＳ
８）し、格納データ数の下位２ビットが１０であると
き、２バイトを出力し（ステップＳ９）、格納データ数
を変更（ステップＳ１０）する。格納データ数の下位２
ビットが１１であるとき、２バイトを出力（ステップＳ
ｌｌ）し、格納データ数を変更（ステップＳ１２）した
あと、２バイトの読み出しが完了した否かを判断（ステ
ップＳ１３）し、完了していれば、残りの１バイトを出
力（ステップＳ１４）し、格納データ数を変更（ステッ
ブＳ１５）する。格納データ数が変更されたあと、読み
出しが完了した否かを判断（ステップＳ１６）し、完了
していれば、データバッファ手段７にデータが格納され
ているかどうかを判断する（ステップＳ１７）。格納デ
ータがある場合には、格納データ数を判断して処理を繰
り返す（ステッブＳ２）。格納データがない場合には、
ＣＰＵ３による割り込み処理が終了される。
ているデータ数が、システムバス１４が１回の読み出し
処理でＣＰＵ３に転送できるデータ数以上の場合、すな
わち、４バイト以上の場合には、下位２ビットに依存す
ることなく４バイト出力が行われ、格納データ数が４バ
イトより小さい場合には、格納データ数の下位２ビッｌ
が００は４バイト出力、０１は１バイト出力、１０は２
バイト出力、１１は３バイト出力に対応する。ＣＰＵ３
がバスインターフェース手段１３を介してデータバッフ
ァ手段７に格納されているデータの読み出し処理を行な
うとき、格納データ数に基いて出力されるデータ出力配
列に対応した回数のデータ読み出し信号をデータバッフ
ァ手段７に出力して出力データ数制御手段１５にデータ
を出力する。格納データ数の下位２ビットが００である
とき、出力データ数制御手段１５はバスインターフェー
ス手段１３を介して、４バイトをシステムバス１４に出
力し（ステップＳ５）、データ制御手段１６はデータバ
ッファ手段７からのデータ読み出しに伴い、格納データ
数を変更する（ステップＳ６）。同様に、格納データ数
の下位２ビットが０１であるとき、１バイトを出力し
（ステップＳ７）、格納データ数を変更（ステップＳ
８）し、格納データ数の下位２ビットが１０であると
き、２バイトを出力し（ステップＳ９）、格納データ数
を変更（ステップＳ１０）する。格納データ数の下位２
ビットが１１であるとき、２バイトを出力（ステップＳ
ｌｌ）し、格納データ数を変更（ステップＳ１２）した
あと、２バイトの読み出しが完了した否かを判断（ステ
ップＳ１３）し、完了していれば、残りの１バイトを出
力（ステップＳ１４）し、格納データ数を変更（ステッ
ブＳ１５）する。格納データ数が変更されたあと、読み
出しが完了した否かを判断（ステップＳ１６）し、完了
していれば、データバッファ手段７にデータが格納され
ているかどうかを判断する（ステップＳ１７）。格納デ
ータがある場合には、格納データ数を判断して処理を繰
り返す（ステッブＳ２）。格納データがない場合には、
ＣＰＵ３による割り込み処理が終了される。
【００２８】図５は本発明の他の一実施例のプリンタ装
置１に関するブロック図である。
置１に関するブロック図である。
【００２９】この実施例は、ＣＰＵ３と、ＲＯＭ４と、
ＲＡＭ５と、印字手段６と、データバッファ手段７と、
ホストコンピュータ８と、データ計数手段９と、書き込
み制御手段１０と、割り込み制御手段１１と、割り込み
手段１２と、バスインターフェース手段１３と、システ
ムバス１４と、出力データ数制御手段１５と、シリアル
パラレル変換手段１７と構成される。また、プリンタ装
置１は、ホストコンピュータ８とＲＳ２３２Ｃ仕様のシ
リアルインターフェースで接続されている。
ＲＡＭ５と、印字手段６と、データバッファ手段７と、
ホストコンピュータ８と、データ計数手段９と、書き込
み制御手段１０と、割り込み制御手段１１と、割り込み
手段１２と、バスインターフェース手段１３と、システ
ムバス１４と、出力データ数制御手段１５と、シリアル
パラレル変換手段１７と構成される。また、プリンタ装
置１は、ホストコンピュータ８とＲＳ２３２Ｃ仕様のシ
リアルインターフェースで接続されている。
【００３０】この実施例では、ホストコンピュータ８か
ら送信されるデータがシリアルデータであり、シリアル
パラレル変換手段１７にてデータ変換されること以外
は、前述の実施例と同様である。
ら送信されるデータがシリアルデータであり、シリアル
パラレル変換手段１７にてデータ変換されること以外
は、前述の実施例と同様である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
以下のような効果がある。
以下のような効果がある。
【００３２】（１）タイマ手段を備えることなく、デー
タバッファからのデータ取り残しを防止できるため構成
が簡単となる。
タバッファからのデータ取り残しを防止できるため構成
が簡単となる。
【００３３】（２）最少単位のデータ受信と同時に割り
込み要求を発生させるため、一番目のデータのデータ転
送処理の開始が遅くならない。
込み要求を発生させるため、一番目のデータのデータ転
送処理の開始が遅くならない。
【００３４】（３）１回のデータバッファ読み出しで、
複数単位のデータ転送が可能となる。
複数単位のデータ転送が可能となる。
【００３５】（４）データバッファの格納状況に応じて
転送を行なうため、割り込み処理に関するＯＳのオーバ
ーへッドを少なくできるため、ホストコンピュータの転
送能力を低下させることなく、高速のデータ転送を可能
とする。
転送を行なうため、割り込み処理に関するＯＳのオーバ
ーへッドを少なくできるため、ホストコンピュータの転
送能力を低下させることなく、高速のデータ転送を可能
とする。
【図１】 従来例のブロック図である。
【図２】 本発明の実施例のブロック図である。
【図３】 本発明の他の一実施例の動作を示す流れ図で
ある。
ある。
【図４】 本発明の一実施例のデータ出力数の説明図で
ある。
ある。
【図５】 本発明の他の実施例のブロック図である。
１ プリンタ装置 ２ インターフ
ェース制御装置 ３ ＣＰＵ ４ ＲＯＭ ５ ＲＡＭ ６ 印字手段 ７ データバッファ手段 ８ ホストコン
ピュータ ９ データ計数手段 １０ 書き込み制
御手段 １１ 割り込み制御手段 １２ 割り込み手
段 １３ バスインターフェース手段 １４ システムバ
ス １５ 出力データ数制御手段 １６ データ制御
手段 １７ シリアルパラレル変換手段
ェース制御装置 ３ ＣＰＵ ４ ＲＯＭ ５ ＲＡＭ ６ 印字手段 ７ データバッファ手段 ８ ホストコン
ピュータ ９ データ計数手段 １０ 書き込み制
御手段 １１ 割り込み制御手段 １２ 割り込み手
段 １３ バスインターフェース手段 １４ システムバ
ス １５ 出力データ数制御手段 １６ データ制御
手段 １７ シリアルパラレル変換手段
Claims (1)
- 【請求項１】 ホスト装置に接続されてデータ転送を行
なうインターフェース制御装置において、ホスト装置か
ら送信されるデータを格納するデータバッファ手段と、 ＣＰＵにデータ読み出しを要求する割り込み手段と、 最小単位のデータが前記データバッファ手段に格納され
たとき割り込みを行なうよう前記割り込み手段を制御す
る割り込み制御手段と、 前記データバッファ手段に格納されたデータ数を計数す
るデータ計数手段と、 前記データバッファ手段により計数された前記データ数
に基づいて前記データバッファ手段から出力するデータ
数を制御する出力データ数制御手段とを備えることを特
徴とするインターフェース制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20848594A JP3585052B2 (ja) | 1994-09-01 | 1994-09-01 | インターフェース制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20848594A JP3585052B2 (ja) | 1994-09-01 | 1994-09-01 | インターフェース制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0876971A true JPH0876971A (ja) | 1996-03-22 |
| JP3585052B2 JP3585052B2 (ja) | 2004-11-04 |
Family
ID=16556948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20848594A Expired - Fee Related JP3585052B2 (ja) | 1994-09-01 | 1994-09-01 | インターフェース制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3585052B2 (ja) |
-
1994
- 1994-09-01 JP JP20848594A patent/JP3585052B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3585052B2 (ja) | 2004-11-04 |
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