JPH06259379A

JPH06259379A - データ転送制御装置

Info

Publication number: JPH06259379A
Application number: JP6911993A
Authority: JP
Inventors: Yasuto Tamada; 康人玉田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1993-03-05
Filing date: 1993-03-05
Publication date: 1994-09-16

Abstract

(57)【要約】【目的】パラレルインタフェースの不連続なデータ入力
に対してもＢＵＳＹ期間がほとんど存在せず、ストロー
ブ周期も最小となり、ホスト側及び周辺機器側のＣＰＵ
の負担軽減を可能にしたデータ転送制御方式を提供する
事にある【構成】本発明は前記一時記憶バッファと連続データ
入力カウンタとともにＣＰＵの割込み時間を決定するタ
イマを設け、前記パラレルデータの入力バイト数が前記
カウンタの設定値以下の場合でも前記割込み時間に達し
た時点で、ＣＰＵ側に割込みを発生させ、前記一時記憶
バッファのバスラインをシステムバス側に切り換え、該
記憶バッファに記憶されているデータを読み出し可能に
構成した事を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パソコンその他のホス
トコンピュータ（以下ホストという）とプリンタやプロ
ッタその他の周辺機器との間でデータの授受を行なう為
のデータ転送制御装置に係り、特にセントロニクス仕様
準拠のパラレルインターフェースを介してデータの授受
を行なう為のデータ転送制御装置に関する。

【０００２】

【従来の技術】従来よりホストと周辺機器間のデータ転
送方式には種々の方式があるが、その１つに例えば８ビ
ットづつデータをパラレル転送する、セントロニクス仕
様準拠のパラレルインターフェース（以下セントロニク
スインターフェースという）を用いたものが存在する。

【０００３】かかる従来公知のセントロニクスインター
フェースを用いたデータ転送装置の構成を図５乃至図６
について説明するに、図５において、Ａはホスト、Ｂは
周辺機器で、セントロニクスインターフェースＣを介し
て接続されている。そしてホストＡ側にはデータバスに
接続されたデータ出力ポート３、周辺機器側にＳＴＲＯ
Ｂ信号を出力する出力ポート４、周辺機器ＢよりのＡＣ
Ｋ信号とＢＵＳＹ信号とを入力する入力ポート５からな
るインターフェースが組込まれており、一方、周辺機器
Ｂ側にはデータ入力ポート６、ＳＴＲＯＢ信号を入力す
る入力ポート７、ＡＣＫ信号とＢＵＳＹ信号とを出力す
る出力ポート８からなるインターフェースとともに、こ
れらの入出力を制御する制御装置１０からなる。

【０００４】図６はかかる制御装置の内部構成を示すブ
ロック図である。図中１１は全体システムを制御するシ
ステムＣＰＵ、１２はシステムアドレスバスをデコード
して、各Ｉ／Ｏのチップ選択を行なうデコーダ、１３は
ＳＴＲＯＢ信号に基づいて各Ｉ／Ｏから入力される割込
の優先順位を決定し、ＣＰＵ１１への割込入力を与える
割込制御回路１４はデータ入力ポート６を介してホスト
Ａ側よりの例えば８ビットのパラレル入力データをラッ
チするためのフリップフロップ（Ｆ／Ｆ）で、入力ポー
ト７を介して得られるＳＴＲＯＢ信号に基づいてデータ
の入力を許容する。１５はＡＣＫ信号及びＢＵＳＹ信号
の制御出力用のＦ／Ｆである。

【０００５】かかるデータ転送装置の動作を図７のタイ
ミングチャート図に基づいて説明するに、ホストＡ側で
は周辺機器ＢよりのＢＵＳＹ信号がＬで周辺機器Ｂがデ
ータを受取可能な状態であり、且つ周辺機器ＢよりのＡ
ＣＫ信号がＬｏからＨｉに変化して以前のデータの受け
取りを終了している事を認知すると、８ビットのデータ
信号を出力する。データ信号を出力すると、前記ホスト
Ａ側では一定時間後にＳＴＲＯＢ信号（Ｌｏ）を出力す
る。一方周辺機器Ｂ側の制御装置では、入力ポート７を
介して得られた前記ＳＴＲＯＢ信号をトリガとして、Ｆ
／Ｆ１４により前記８ビットデータをラッチすると共
に、同時に該データの読み込む指示を与える為に前記Ｓ
ＴＲＯＢ信号を割込み制御回路１３に入力させ、ＣＰＵ
１１に割込み信号を出力させる。そしてＣＰＵ１１はこ
の割込信号に応答して、Ｆ／Ｆ１４が割り当てられてい
るＩ／Ｏアドレスを発生させ、８ビット（１バイト）の
パラレルデータがＣＰＵ１１に読み込まれる。又、この
処理の間に次のデータが入力されて来るのを防止するた
めに、ＣＰＵ１１は制御出力Ｆ／ＦのＩ／Ｏアドレスを
発生し、ＢＵＳＹ信号をＨｉにする。そして前記ＣＰＵ
１１でデータの受け取りが終了し、次のデータの受け取
りが可能となると、ＣＰＵ１１より制御Ｆ／Ｆ１５を介
して前記ＢＵＳＹ信号をＬｏとし、更にＡＣＫ信号（Ｌ
ｏ）を一定時間出力する。以下前記動作を繰り返す。

【０００６】従ってかかる従来技術によれば、一バイト
のパラレルデータを入力させる毎に、割込を発生させ、
この応答によりＣＰＵ１１が前記パラレルデータを読み
込むが、この割込が受付けられるためには、数μ〜数１
０μｓｅｃ以上の時間は当然必要となる。この間はセン
トロニクスインターフェースはＢＵＳＹ状態となり、ホ
ストよりのデータ転送を行なう事が出来ない。即ち前記
転送制御方式では１バイト（８ビット）毎に割込みを入
れながらデータ転送を行なうために、セントロニクスイ
ンターフェースの入力速度には限界がありホスト側から
してみれば、周辺機器ＢのＢＵＳＹ状態が長く続くこと
でホストの負担は大きくなる欠点がある。一方周辺機器
Ｂ側も１バイト毎に割込処理せねばならずＣＰＵ１１側
で連続的に集中した処理が不可能となり、ＣＰＵ１１の
負担増大につながる。

【０００７】かかる欠点を解消するために、本出願人は
先にパラレルインターフェースを介してホストコンピュ
ータと周辺機器間でパラレルデータの転送を行なう為に
周辺機器側に組込まれるデータ転送制御装置において、
前記パラレルデータを例えばデータ入力ラッチ回路を介
して連続的に複数バイト数入力可能な一時記憶バッファ
と、ＣＰＵの制御により前記入力バイト数を設定する連
続データ入力カウンタとを設け、前記パラレルデータの
入力バイト数が前記カウンタ値に達した時点で、ＣＰＵ
側に割込みを発生させ、前記一時記憶バッファのバスラ
インをシステムバス側に切り換え、該記憶バッファに記
憶されている複数バイトデータを連続的に読み出し可能
に構成した技術を提案している。（特願平４ー３２８７
３１）

【０００８】かかる先願技術によれば前記従来技術の様
に、ＣＰＵの制御により一バイト単位で転送及び読み出
しを行なう事なく、予め設定されたカウンタ値に基づい
て複数バイト単位で連続的に転送及び読み出しを行なう
為に、而も前記転送は前記カウンタ値を更新しながらハ
ード的に行なわれるものである為に、前記データ転送中
はＣＰＵはフリーの状態にあるために、且つ転送は一バ
イト単位でなく複数バイト単位で行なわれる為にＣＰＵ
の負担が大幅に軽減する。

【０００９】

【発明が解決しようとする課題】しかしながらかかる技
術において、前記パラレルデータの入力バイト数が前記
カウンタ値に達しない場合はＣＰＵ側で割込みを発生さ
せる事が出来ず、言い換えれば前記一時記憶バッファの
バスラインをシステムバス側に切り換える事が出来ず、
データ入力が一時停止されＣＰＵが、入力されたデータ
を読み込む事が出来ない。本発明は、かかる従来技術の
欠点に鑑み、パラレルインタフェースの不連続なデータ
入力に対してもパラレルインタフェースのＢＵＳＹ期間
がほとんど存在せず、ストローブ周期も最小となり、ホ
スト側及び周辺機器側のＣＰＵの負担軽減を可能にした
データ転送制御方式を提供する事にある。

【００１０】

【課題を解決する為の手段】本発明は前記一時記憶バッ
ファと連続データ入力カウンタとともにＣＰＵの割込み
時間を決定するタイマを設け、前記パラレルデータの入
力バイト数が前記カウンタの設定値以下の場合でも前記
割込み時間に達した時点で、ＣＰＵ側に割込みを発生さ
せ、前記一時記憶バッファのバスラインをシステムバス
側に切り換え、該記憶バッファに記憶されているデータ
を読み出し可能に構成した事を特徴とする。尚、前記タ
イマにより設定されるデータ入力時間は、前記カウンタ
が設定したバイト数に基づく｛カウンタ値×クロック｝
より大になるように該カウンタ値に応じてＣＰＵにより
任意に設定できる。又本発明は前記カウンタ及びタイマ
と共に周辺機器の動作モード状態を把握するモードレジ
スタを有するインターフェース制御ロジックを設け、例
えば前記モードレジスタで把握した動作モード状態によ
り、前記カウンタ及びタイマの設定値を適宜可変可能に
構成するのがよい。

【００１１】

【作用】かかる技術手段によれば、前記パラレルデータ
の入力バイト数が前記カウンタ値に達しない場合におい
てもＣＰＵ側で割込みを発生させる事が出来、言い換え
れば前記一時記憶バッファのバスラインをシステムバス
側に切り換える事が出来、従ってパラレルインタフェー
スのＢＵＳＹ期間がほとんど存在せず、ストローブ周期
も最小となり、ホスト側及び周辺機器側のＣＰＵの負担
を軽減する事が出来る。又ＣＰＵへの割込要求の要素
が、入力バッファＲＡＭが満杯になった時に要求される
ものと、タイマのインターバル値によって要求されるも
のの２系統を有し、その調停回路により実際の割込信号
が出力される、而もモードレジスタの格納内容に基づい
てホストコンピュータに対し、データ転送周期の最適値
が得られるように、指示を与えそれにもとずいてカウン
タとインターバルタイマの値を設定する事も可能である
ため、一層の高速双方向パラレルインターフェースの実
現が可能である。而も本発明は前記従来技術の様に、Ｃ
ＰＵの制御により一バイト単位で転送及び読み出しを行
なう事なく、予め設定されたカウンタ値若しくはタイマ
に基づいて複数バイト単位若しくは所定時間連続的に転
送及び読み出しを行なう為に、而も前記転送は前記カウ
ンタ値を更新しながら若しくはタイマにより設定された
時間ハード的に行なわれるものである為に、前記データ
転送中はＣＰＵはフリーの状態にある事となり、且つ転
送は一バイト単位でなく複数バイト単位若しくは所定時
間単位で行なわれる為にＣＰＵの負担が大幅に軽減す
る。

【００１２】又前記転送はハード的に行なわれるため
に、データ転送の高速化につながる。更に前記カウンタ
値及びタイマの設定値はＣＰＵの制御により任意に可変
可能であるために、転送されるデータ量及びモードに従
って最適なカウンタ値を設定する事が出来、これにより
割込みサイクルが最も効率的になる。特にモードレジス
タで把握した動作モード状態により、前記カウンタ及び
タイマの設定値を適宜可変する事により前記作用の実現
が一層容易になると共に、前記モードレジスタで、パラ
レルインターフェースのステータス信号をセンスする事
により、片方向、双方向どちらのホストコンピュータに
も容易に対応できる。又前記モードレジスタは動作モー
ド状態とともに前記カウンタ及びタイマの設定値及び割
込み状態が把握されているために、該モードレジスタに
基づいてホスト側に送信するステータス信号の内容を適
宜変更でき、一層緻密な制御が可能である。

【００１３】又前記発明においては、パラレルデータを
複数バイト分一時格納する一次記憶バッファと、前記カ
ウンタ値若しくはタイマ値に基づいて前記データの転送
／読み込み切換えを行なう高速パラレルインタフェース
制御ロジック等を従来の制御装置内に加えるだけで、セ
ントロニクスインターフェース（パラレルインタフェー
ス）側の根本的なシステム構成を変える事なく追加ロジ
ックバッファＲＡＭゲートの追加のみにて、高速データ
転送が実現できるために、その実用価値は極めて高い。
モードレジスタで把握した動作モード状態により、前記
カウンタ及びタイマの設定値を適宜可変な高速パラレル
Ｉ／Ｆ制御ＬＯＧＩＣ内にモードレジスタを持ち、パラ
レルインターフェースのステータス信号をセンスする事
により、片方向、双方向どちらのホストコンピュータに
も容易に対応できる。

【００１４】

【実施例】以下、図面に基づいて本発明の実施例を例示
的に詳しく説明する。但しこの実施例に記載されている
構成部品の寸法、材質、形状、その相対配置などは特に
特定的な記載がない限りは、この発明の範囲をそれのみ
に限定する趣旨ではなく単なる説明例に過ぎない。図３
は本発明が適用されるデータ転送装置の全体構成を示
す。ホストＡ側にはデータバスに接続されたデータ出力
ポート３とデータ入力ポート２を並列に、又周辺機器Ｂ
側にＳＴＲＯＢ及びステータス信号を出力する出力ポー
ト４、周辺機器ＢよりのＡＣＫ信号、ＢＵＳＹ信号、ス
テータス信号及び制御ライン３５より双方向検知信号Ｂ
Ｉ−ＤＩとを入力する入力ポート５からなるパラレルイ
ンタフェースＡ１とともに、これらの入出力を制御する
制御装置９からなる。一方、周辺機器Ｂ側はデータ入／
出力ポート１、ＳＴＲＯＢ及びステータス信号を入力す
る入力ポート７、、ＢＵＳＹ信号、ステータス信号及び
双方向検知信号ＢＩ−ＤＩとを出力する出力ポート８か
らなるパラレルインタフェースＢ１とともに、これらの
入出力を制御する制御装置１０からなる。

【００１５】図１は本発明の実施例にかかる前記周辺機
器Ｂ側の制御装置１０の内部構成を示すブロック図を示
す。前記したように２１は周辺機器コントローラとして
全体の制御を行なうシステムＣＰＵ、２２は主に制御プ
ログラムが格納されるシステムＲＯＭ、２３はＣＰＵ２
１のワーキングエーリア及びデータ格納用ＲＡＭであ
る。２４はシステムアドレスよりＲＯＭ２２、ＲＡＭ２
３及び高速パラレルインタフェース制御ロジック（以下
インタフェース制御ロジックという）へのチップ選択信
号Ｃ／Ｓを生成するアドレスデコーダである。２６、２
７はセントロニクスインターフェースよりデータ入／出
力ラッチ回路２８及びバスバッファ３０、２９を介して
入力されたパラレルデータの一時記憶バッファ（以下入
力バッファＲＡＭという）で、二段構成となっており、
前記データ入／出力ラッチ回路２８でラッチされたデー
タはクロックに基づいて１バイト単位毎に前記バッファ
ＲＡＭ２６、２７に入力される。即ち、前記入力バッフ
ァＲＡＭ２６、２７は並列に接続され、該一対の入力バ
ッファＲＡＭ２６、２７の一方がパラレルインターフェ
ースよりデータ転送を行なっている間に他方のバッファ
からデータが読み出され、ＣＰＵ２１によって解析され
る。

【００１６】２９及び３０はデータ入／出力ラッチ回路
２８にラッチされたデータをいずれの入力バッファＲＡ
Ｍ２６、２７に選択入力させるかの方向制御用のバスバ
ッファ、３３および３４は前記入力バッファＲＡＭ２
６、２７のＲＥＡＤ時とＷＲＩＴＥ時のデータバスを制
御するバスバッファである。尚、２９及び３４のバスバ
ッファはＲＡＭ２３若しくはＣＰＵ２１がホスト側へ転
送するべきデータを入／出力ラッチ回路２８を介してパ
ラレルインターフェース側に転送させる為に、双方向バ
スバッファとなっており、このデータ転送時に入／出力
ラッチ回路２８は出力ラッチとして機能する。３１、３
２は入力バッファＲＡＭ２６、２７のＲＥＡＤアドレス
としてシステムアドレスバスを選択するか、又ＷＲＩＴ
Ｅアドレスとしてバッファ制御ロジック２７内の後記す
るカウンタ２５Ａ、２５Ｂからの出力アドレスを選択す
るかを制御するアドレスマルチプレクサで、パラレルイ
ンターフェースからのデータ入力時は後記するインタフ
ェース制御ロジック２５内の内部カウンタ２５Ａ、５Ｂ
からのカウンタアドレスを有効とし、ＣＰＵ２１からデ
ータを読み出すときはシステムアドレスを有効とする。

【００１７】２５はインタフェース制御ロジックで、図
２に示すように前記バスバッファ２９、３０、３３、３
４を制御するバスバッファ制御回路２５Ｅ、入力バッフ
ァＲＡＭ２６、２７を制御する入力バッファＲＡＭ制御
回路２５Ｆ、パラレルインターフェースへ送／受信する
ステータス信号の制御を行うステータス信号制御回路２５
Ｇ、前記入力バッファＲＡＭ２６、２７への割込みサイ
クルを決定する一対のカウンタ２５Ａ、２５Ｂとインタ
ーバルタイマ２５Ｃ、及び該カウンタ２５Ａ、２５Ｂと
タイマ２５Ｃより出力される割込み要求信号とモードレ
ジスタ２５Ｈの内容に基づいてＣＰＵへの割込み出力の
制御を行う割込み出力制御回路２５Ｄとを内蔵する。前
記カウンタ２５Ａ、２５Ｂ及びタイマ２５ＣはＣＰＵ２
１の制御によりカウンタ値若しくはタイマ値を任意に設
定可能に構成すると共に、周辺機器Ｂの動作モード若し
くはホスト側より入力されるデータ種類若しくはデータ
量に応じて入力バッファＲＡＭ２６、２７へ入力される
データの連続データ入力バイト数に伴うカウンタ値若し
くはインタバルタイマ２５Ｃの設定値を変化させる事に
より、ＣＰＵ２１の割込みサイクルの最適値を設定する
もので、これにより最も効率のよい転送を可能にする。

【００１８】次にインタフェース制御ロジック２５内の
各部の働きについて説明する。カウンタ２５Ａは入力バ
ッファＲＡＭ２６の最大入力データバイト数が設定可能
なレジスタと、該バッファＲＡＭ２６内に現在何バイト
のデータが入力されているかを示すカウンタ本体からな
り、該カウンタ２５Ａはカウンタアドレスを介して、バ
ッファＲＡＭ２６の内容をＣＰＵ２１が読み出す時のア
ドレス参照値としても利用される。又、入力バッファＲ
ＡＭ２６へデータを書き込み時にそのデータバイト数
が、設定された最大入力データバイト数に達すると、こ
のカウンタ２５Ａより、割込出力制御回答２５Ｄへ割込
要求信号を出力する。カウンタ２５Ｂは、入力バッファ
ＲＡＭ２７に対し、上記同様の働きを行なうよう構成さ
れている。インターバルタイマ２５Ｃは、入力バッファ
ＲＡＭ２６、２７が、バッファ−フル（満杯）にならな
い状態で、データ入力がストップした場合、それまでに
入力されたデータをＣＰＵ２１が読み出すために設けら
れたインターバルタイマであり、ＣＰＵ２１にてその設
定値を最適値に可変する事が出来る。このタイマが設定
値に達した場合も割込出力制御回路２５Ｄへ割込要求信
号を出力する。割込出力制御回路２５Ｄは、カウンタ２
５Ａおよびカウンタ２５Ｂより出力されたデータ入力フ
ル状態で出力された割込要求を有効にするか、インター
バルタイマ２５Ｃより、タイマ値が設定値と一致した時
に出力された割込要求のどちらを有効にするかを調停す
る制御回路で、その時の状態とモードレジスタ２５Ｈに
より設定された内容により、実際の割込出力が決定され
る。バスバッファ制御回路２５Ｅは、パラレルインター
フェースＡ１、Ｂ１を経由して入力されるデータが入力
バッファＲＡＭ２６或いは２７に入り、ＣＰＵ２１がそ
の内容を読み込むまでの内部のバスバッファを制御する
ものである。入力バッファＲＡＭ制御回路２５Ｆは入力
バッファＲＡＭ２６及び２７の各制御信号をコントロー
ルするものである。パラレルインターフェースステータ
ス信号制御回路２５Ｇは、その時のインターフェース制
御ロジック２５内部の状態により、直接パラレルインタ
ーフェースＡ１、Ｂ１のステータス信号の入、出力を制
御するもので、この周辺機器Ｂが、双方向能力を持つか
否かも示すＢＩ−ＤＩ信号の出力制御、及びＢＵＳＹ、
ＡＣＫ信号制御もここで行なう。最後にモードレジスタ
２５Ｈは、ＣＰＵ２１が割込を受付けた時、その割込が
カウンタ２５Ａ、２５Ｂ若しくはインターバルタイマ２
５Ｃより出力されたものなのかを示すレジスタを持つと
共に、インターフェース制御ロジックの基本的機能を決
定するモードを設定することが出来る。そしてこのモー
ドレジスタの内容に応じてその時に適切なステータスを
ステータス信号としてホストＡ側に送信される。３５は
周辺機器Ｂ側が双方向能力を持つか否かを表す制御ライ
ンで、このラインより送信される制御信号ＢＩ−ＤＩを
ホストＡ側が検知する事により、周辺機器ＢとホストＡ
間での双方向通信の可否を判断する。

【００１９】次に前記実施例の動作を図４に示すフロー
チャート図に従って説明する。先ずインタフェース制御
ロジック２５より制御ライン３５を通して制御信号ＢＩ
−ＤＩ周辺機器Ｂが双方向能力を有する事をホストＡ側
に知らせると共に、パラレルインターフェースＡ１、Ｂ
１の他のステータスラインを介してホストＡ側より得ら
れるステータス信号に基づいてホストＡ側が双方向能力
を持つか否かを検知する。ここで、もし、両者に双方向
通信能力があるとインターフェース制御ロジック２５が
判断し、かつコマンド出力が必要である場合はインター
フェース制御ロジック２５内部のモードレジスタ２５Ｈ
が双方向モードに設定される。（ＳＴＥＰ１）さらにパ
ラレルインターフェースＡ１、Ｂ１のステータス信号を
出力すると同時に双方向バスッバッファ２９および３４
と入／出力ラッチ回路２８のバス方向制御の切換えを行
ない、（ＳＴＥＰ２）ＣＰＵ２１が出力ラッチ回路２８
へデータを書き込む。さらにインターフェース制御ロジ
ック２５はパラレルインターフェースＡ１、Ｂ１のステ
ータス信号を制御しホストコンピュータへのデータ転送
を可能とする。（ＳＴＥＰ３）即ちより具体的に説明するに周辺機器Ｂ側よりホストＡ
側に出力すべきコマンドがある場合には、該ロジック２
５は双方向バスバッファ２９と３４夫々にイネーブル信
号を送信すると共に、ＤＩＲ信号を入／出力ラッチ回路
２８に送信してデータ出力方向の切換えを行なった後、
ＣＰＵ２１の制御に基づいてＲＯＭ２２若しくはＲＡＭ
２３内に格納されたコマンドデータをシステムデータバ
スを介して入／出力ラッチ回路２８にラッチさせ、同時
に、前記高速パラレルインタフェース制御ロジック２５
は方向切換え信号を周辺機器Ｂ側のデータ入／出力ポー
ト１に送信する事により、コマンドデータをホストＡ側
の制御装置９に転送させる事が出来る。

【００２０】次に、通常のデータ入力の転送動作を説明
する。ＣＰＵ２１がパラレルＩ／Ｆのデータ入力が可能
と判断した時はインターフェース制御ロジック２５の内
部のテータス制御回路２５ＧはＢＵＳＹを解除しデータ
入力可能な状態にする。又、初期値として、インターフ
ェース制御ロジック２５内部のモードレジスタ２５Ｈ、
カウンタ２５Ａ、カウンタ２５Ｂおよびインターバルタ
イマ２５Ｃに最適タイマ値を設定する。この値は初期の
プリンタモードにおける状況にて、ＣＰＵ２１が書き込
む。（ＳＴＥＰ４）このカウンタ値はパラレルインターフェースＡ１、Ｂ１
よりデータ入／出力ラッチ回路２８に転送されたパラレ
ルデータを入力バッファＲＡＭ２６、２７に何バイト入
力した後に、ＣＰＵ２１に対して割込を発生させるかを
決定する割込サイクル用カウンタ値である。尚、このカ
ウンタ値は前記初期設定時においてのみ決定するように
してもよく、ＣＰＵ２１側の負荷状態により前記カウン
タ値を可変可能に構成してもよい。又前記連続データ入
力カウンタ２５Ａ、２５Ｂ夫々のカウンタ値は同一に設
定してもよく、又異ならす事も可能である。一方インタ
ーバルタイマ２５Ｃの最適タイマ値は、前記カウンタが
設定した（カウンタ値×クロック）より大になるように
該カウンタ値に応じてＣＰＵ２１が書き込む。（ＳＴＥ
Ｐ５）

【００２１】そして図７に示すように前記ＢＵＳＹ信号
の解除と共にＡＣＫ信号がＨｉに変化している事をホス
トＡ側で認知すると、ホスト側より一バイトのデータ信
号を出力するとともに、ＳＴＲＯＢ信号を出力する。そ
してＳＴＲＯＢ信号を検知したインターフェース制御ロ
ジック２５は、該制御ロジック２５よりバスバッファ３
０にイネーブル信号を、バスバッファ２９にディセーブ
ル信号を夫々送信するとともに第一の入力バッファＲＡ
Ｍ２６へＣＳ信号と共にＷＥ信号を送信し、さらにマル
チプレクサ３１にカウンタアドレス選択信号を夫々送信
する。この結果第一の入力バッファＲＡＭ２６はＷＲＩ
ＴＥサイクルに入り、該入力バッファＲＡＭ２６に１バ
イトのデータが書き込まれる。（ＳＴＥＰ６）そして一バイト入力毎にこの制御ロジック２５内の先に
設定した連続データ入力カウンタ２５Ａのカウンタ値が
更新され、前記入力バッファＲＡＭ２６へのデータ入力
サイクル数が先に設定したカウンタ値に達すると、割込
み出力制御回路２５Ｄを介してＣＰＵ２１へ割込を発生
させる。（ＳＴＥＰ７）

【００２２】ＣＰＵ２１が割込を受付けると入力バッフ
ァＲＡＭ２６へ読み出し切換え信号ＯＥを発生し、マル
チプレクサ３２にカウンタアドレス選択信号を、又マル
チプレクサ３１にシステムアドレスバスにバス切換信号
を夫々インタフェース制御ロジック２５より送信し、更
にバスバッファ３３にイネーブル信号を送信して、シス
テムデータバスと前記第一の入力バッファＲＡＭ２６間
を開放する。更に高速パラレルインタフェース制御ロジ
ック２５よりバスバッファ３０にディセーブル信号を、
バスバッファ２９にイネーブル信号を夫々送信してバス
の切換えを行なうとともに該高速パラレルインタフェー
ス制御ロジック２５より第二の入力バッファＲＡＭ２７
へＣＳ信号と共にＷＥを送信する。この結果第一の入力
バッファＲＡＭ２６はＲＥＡＤサイクルに入り、又第二
の入力バッファＲＡＭ２７はＷＲＩＴＥサイクルに入
る。

【００２３】即ちインタフェース制御ロジック２５は第
一の入力バッファＲＡＭ２６のデータをシステムバスラ
インを介してＣＰＵ２１の制御によりＲＡＭに転送可能
にすると共に、マルチプレクサ３１にセレクト信号を送
信してシステムアドレスバスへの切換えを行ない、入力
バッファＲＡＭ２６の内容を前記カウンタ２５Ａの設定
数値だけ読み出す。（ＳＴＥＰ８）

【００２４】そしてインタフェース制御ロジック２５よ
りマルチプレクサを介して入力バッファＲＡＭ２７にア
ドレス指定を行ないながら前記一バイトデータを該バッ
ファＲＡＭの所定のアドレスにデータ入力を行ないなが
ら、一バイト入力毎にカウンタ２５Ｂのカウンタ値が更
新され、前記入力バッファＲＡＭ２７へのデータ入力サ
イクル数が先に設定したカウンタ値に達すると、インタ
フェース制御ロジック２５はＣＰＵ２１へ割込を発生さ
せる。以下前記動作を繰り返す。しかし、データ入力
の状態によっては、前記入力バッファＲＡＭ２６若しく
は２７へのデータ入力サイクル数がカウンタ２５Ａ、２
５Ｂに設定したカウンタ設定値に達しないまま、データ
入力が一時停止される状態が考えられる。この場合でも
データ入力サイクル数がカウンタ値に達しない場合でも
連続データ入力時間がインターバルタイマのタイマ値を
越えた場合に、インタフェース制御ロジック２５はＣＰ
Ｕ２１へ割込を発生させ、ＣＰＵ２１より入力バッファ
ＲＡＭ２６、２７、マルチプレクサ３１、３２、及びバ
スバッファ２９、３０、３３、３４に夫々前記した切換
え信号を送信し、入力バッファＲＡＭ２６、２７のＲＥ
ＡＤ／ＷＲＩＴＥサイクルの切換えを行う。これにより
いかなるデータ入力の状況によっても、システムがロッ
クする事なく、ＲＥＡＤ／ＷＲＩＴＥサイクルの切換え
を行う事が出来る。（ＳＴＥＰ９）

【００２５】尚、ＣＰＵ２１は前記夫々の入力バッファ
ＲＡＭ２６、２７へのホストＡ側よりのデータ転送中に
ホストＡ側のデータの内容とその時のモードを考慮し、
高速パラレルインタフェース制御ロジック２５内部の連
続データ入力カウンタ２５Ａ、２５Ｂのカウンタ値及び
インターバルタイマ２５Ｃのタイマ値を適宜可変し、最
適値を選ぶことにより、パラレルインターフェースＡ
１、Ｂ１のデータ入力速度は最高速となる。又かかる実
施例によればパラレルデータの入力バッファＲＡＭ２
６、２７を二段持っている事から、一方のバッファＲＡ
Ｍ２６がＣＰＵ２１に読み出されている間に他方のバッ
ファＲＡＭ２７がホストＡ側よりのデータ転送を行なう
事が出来るから、ホストＡ側がＢＵＳＹになる期間がほ
とんどなく、又ＣＰＵ２１の割込み周期も適宜最適値に
保たれている為に、又必要に応じて双方向通信にてホス
トＡ側と周辺機器Ｂ側が情報を交換する事により、周辺
機器Ｂ内部のＣＰＵ２１の負担軽減とホストＡコンピュ
ータのＢＵＳＹによる待ち状態による負担を大きく軽減
でき、高効率のデータ転送が可能である。すなわち、図
７に示すタイミング的には、ＢＵＳＹ期間ＴＢが極力ゼ
ロに近づき、ストローブ周期ＴＳが限りなく小さくな
る。

【００２６】

【効果】以上記載した如く本発明によれば、パラレルイ
ンタフェースの不連続なデータ入力に対しても、より具
体的には前記パラレルデータの入力バイト数が前記カウ
ンタ値に達しない場合においてもＣＰＵ側で割込みを発
生させる事が出来、これによりパラレルインタフェース
のＢＵＳＹ期間がほとんど存在せず、ストローブ周期も
最小となり、ホスト側及び周辺機器側のＣＰＵの負担軽
減を可能する事が出来る。又本発明によれば前記従来技
術の様に、ＣＰＵの制御により一バイト単位で転送及び
読み出しを行なう事なく、予め設定されたカウンタ値や
タイマ値に基づいて複数バイト単位で連続的に転送及び
読み出しを行なう為に、而も前記転送は前記カウンタ値
を更新しながらハード的に行なわれるものである為に、
ＣＰＵの負担軽減と共にデータ転送の高速化につなが
る。又前記カウンタ値やタイマ値はＣＰＵの制御により
任意に可変可能であるために、転送されるデータ量及び
モードに従って最適なカウンタ値やタイマ値を設定する
事が出来、これにより割込みサイクルが最も効率的にな
る。又前記発明においては、パラレルデータを複数バイ
ト分一時格納するバッファＲＡＭと、前記カウンタ値や
タイマ値に基づいて前記データの転送／読み込み切換え
を行なう高速パラレルインタフェース制御ロジック等を
従来の制御装置内に加えるだけで、パラレルインターフ
ェースＡ１、Ｂ１側を何等いじる事なく、高速データ転
送が実現できるために、その実用価値は極めて高い。等
の種々の著効を有す。

【図面の簡単な説明】

【図１】本発明の実施例にかかる制御装置の内部構成を
示すブロック図を示す。

【図２】インタフェース制御ロジック内の内部構成を示
すブロック図である。

【図３】本発明の実施例にかかるセントロニクスインタ
ーフェースを用いたデータ転送装置の構成を示す全体図

【図４】前記実施例の動作を示すフローチャート図を示
す。

【図５】従来公知のセントロニクスインターフェースを
用いたデータ転送装置の構成を示す全体図

【図６】図５の制御装置の内部構成を示すブロック図

【図７】図１及び図４の動作を示すタイムチャート図

【符号の説明】

２１ＣＰＵ２６入力バッファＲＡＭ２７入力バッファＲＡＭ２８データ入力ラッチ回路２５バッファ制御ロジック２５Ａカウンタ２５Ｂカウンタ２５Ｃタイマ２５Ｈモードレジスタ３１マルチプレクサ３２マルチプレクサ３０バスバッファ３３バスバッファ２９双方向バスバッファ３４双方向バスバッファ

Claims

【特許請求の範囲】

【請求項１】パラレルインターフェースを介してホス
トコンピュータと周辺機器間でパラレルデータの転送を
行なう為に周辺機器側に組込まれるデータ転送制御装置
において、前記パラレルデータを連続的に複数バイト数
入力可能な一時記憶バッファと、ＣＰＵの制御により前
記データ入力バイト数を設定するカウンタと、前記ＣＰ
Ｕの制御により前記データ入力時間を決定するタイマと
を具え、前記パラレルデータの入力バイト数が前記カウ
ンタの設定値以下の場合でも前記データ入力時間に達し
た時点で、ＣＰＵ側に割込みを発生させ、前記一時記憶
バッファのバスラインをシステムバス側に切り換え、該
記憶バッファに記憶されているデータを読み出し可能に
構成した事を特徴とするデータ転送制御装置
【請求項２】前記タイマにより設定されるデータ入力
時間を、前記カウンタ値に対応するデータ入力時間より
大に設定した事を特徴とする請求項1記載のデータ転送
制御装置
【請求項３】前記カウンタ及びタイマと共に周辺機器
の動作モード状態を把握するモードレジスタを有するイ
ンターフェース制御ロジックを設けてなる請求項１記載
のデータ転送制御装置
【請求項４】前記モードレジスタで把握した動作モー
ド状態により、前記カウンタ及びタイマの設定値を適宜
可変可能に構成した請求項１記載のデータ転送制御装置