JPH02245959A - 入出力制御装置におけるデータ転送方式 - Google Patents
入出力制御装置におけるデータ転送方式Info
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- JPH02245959A JPH02245959A JP6798789A JP6798789A JPH02245959A JP H02245959 A JPH02245959 A JP H02245959A JP 6798789 A JP6798789 A JP 6798789A JP 6798789 A JP6798789 A JP 6798789A JP H02245959 A JPH02245959 A JP H02245959A
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- 102100028704 Acetyl-CoA acetyltransferase, cytosolic Human genes 0.000 description 1
- 101100536896 Homo sapiens ACAT2 gene Proteins 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
低速バスから転送される固定単位長のデータをバッファ
で受け取る一方バッファからＩＯ装置に接続された高速
バスへ転送する入出力制御装置におけるデータ転送方式
に関し、 低速バスを介するデータ転送と高速バスを介するデータ
転送との両方の転送動作を、低速バスを介する転送実行
時間とほぼ等しくすることができる入出力制御装置にお
けるデータ転送方式を提供することを目的とし、 低速バス側からの転送データがバッファに所定量蓄積し
たことを検出する所定量検出手段を設け、該所定量検出
手段の検出出力によりバッファから高速バス側へのデー
タ転送を開始し、それ以降低速バス側のデータ転送と高
速バス側のデータ転送とを並列に行うよう構成する。
で受け取る一方バッファからＩＯ装置に接続された高速
バスへ転送する入出力制御装置におけるデータ転送方式
に関し、 低速バスを介するデータ転送と高速バスを介するデータ
転送との両方の転送動作を、低速バスを介する転送実行
時間とほぼ等しくすることができる入出力制御装置にお
けるデータ転送方式を提供することを目的とし、 低速バス側からの転送データがバッファに所定量蓄積し
たことを検出する所定量検出手段を設け、該所定量検出
手段の検出出力によりバッファから高速バス側へのデー
タ転送を開始し、それ以降低速バス側のデータ転送と高
速バス側のデータ転送とを並列に行うよう構成する。
［産業上の利用分野］
本発明は低速バスから転送される固定単位長のデータを
バッファで受け取って高速バスからＩ１０装置へ転送す
る入出力制御装置におけるデータ転送方式に関する。
バッファで受け取って高速バスからＩ１０装置へ転送す
る入出力制御装置におけるデータ転送方式に関する。
情報処理装置のシステム構成として、中央の処理装置に
対してバスを介して入出力制御装置と接続し、入出力制
御装置からさらにバスを介して入出力装置に接続するも
のがある。そのような構成において主メモリと入出力装
置との間でデータの転送が行われる。
対してバスを介して入出力制御装置と接続し、入出力制
御装置からさらにバスを介して入出力装置に接続するも
のがある。そのような構成において主メモリと入出力装
置との間でデータの転送が行われる。
その中で主メモリから入出力装置へデータ転送を行う際
に、主メモリと入出力制御装置間に設けられたバスが低
速の転送速度で、入出力制御装置と入出力装置間に設け
られたバスが高速転送の機能を持つ場合、低速バスの転
送時間と高速バスの転送時間とを加算した時間が必要で
あったので、その改善が望まれている。
に、主メモリと入出力制御装置間に設けられたバスが低
速の転送速度で、入出力制御装置と入出力装置間に設け
られたバスが高速転送の機能を持つ場合、低速バスの転
送時間と高速バスの転送時間とを加算した時間が必要で
あったので、その改善が望まれている。
［従来の技術］
第４図にシステム構成図が示され、図において主メモリ
ＭＭは中央制御装置（中央処理装置）ＣＣを介してチャ
ネル制御装置ＣＨＣに接続され、チャネル制御装置ＣＨ
Ｃは低速バスであるバス１により入出力制御装置１０Ｃ
と接続され、さらに入出力制御装置１０Ｃは高速バスで
あるバス２を介して入出力装置１０に接続されている。
ＭＭは中央制御装置（中央処理装置）ＣＣを介してチャ
ネル制御装置ＣＨＣに接続され、チャネル制御装置ＣＨ
Ｃは低速バスであるバス１により入出力制御装置１０Ｃ
と接続され、さらに入出力制御装置１０Ｃは高速バスで
あるバス２を介して入出力装置１０に接続されている。
このようなシステム構成は具体的な例として交換システ
ムの場合や、通常の情報処理システムにおいても採用さ
れている。また、バスｌの例としては例えば１６ビツト
の転送路をもち転送速度が約５００ ＫＢ／秒の共通バ
ス（Ｃバスと称される）などが対応し、バス２としては
例えば８ビツトの転送路をもち転送速度が約ＩＭＢ／秒
の５ＣＳＩバスがある。
ムの場合や、通常の情報処理システムにおいても採用さ
れている。また、バスｌの例としては例えば１６ビツト
の転送路をもち転送速度が約５００ ＫＢ／秒の共通バ
ス（Ｃバスと称される）などが対応し、バス２としては
例えば８ビツトの転送路をもち転送速度が約ＩＭＢ／秒
の５ＣＳＩバスがある。
このようなシステム構成で、主メモリＭＭから入出力装
置■０へのデータ転送では、バスでのデータ転送能力を
低下させないために、入出力制御装置１０Ｃ内でバッフ
ァリング（ＦＩＦＯを使用する場合が多い）を行ってそ
の差分を吸収する。
置■０へのデータ転送では、バスでのデータ転送能力を
低下させないために、入出力制御装置１０Ｃ内でバッフ
ァリング（ＦＩＦＯを使用する場合が多い）を行ってそ
の差分を吸収する。
主メモリＭＭから入出力制御装置１０Ｃへのデータ転送
は固定単位長（例えば４ＫＢ単位）で行われ、入出力制
御装置１０Ｃ内のＦ Ｉ Ｆ Ｏ（ＦｉｒｓｔＩｎ Ｆ
ｉｒｓｔ Ｏｕｔ ？１ｅｓｏｒｙ ）に格納され、そ
のバッファからバス２を介して入出力装置■０へ転送さ
れる。
は固定単位長（例えば４ＫＢ単位）で行われ、入出力制
御装置１０Ｃ内のＦ Ｉ Ｆ Ｏ（ＦｉｒｓｔＩｎ Ｆ
ｉｒｓｔ Ｏｕｔ ？１ｅｓｏｒｙ ）に格納され、そ
のバッファからバス２を介して入出力装置■０へ転送さ
れる。
第６図に従来例の構成図、第７図に従来例の処理フロー
図がそれぞれ示されている。
図がそれぞれ示されている。
第６図には低速のＣバスと高速バスに接続する入出力装
置１０とに接続する入出力制御装置ＩＯＣの構成が示さ
れている０図中、ＭＰＵはマイクロプロセッサ、ＲＯＭ
はリードオンリーメモリ、ＲＡＭはランダムアクセスメ
モリを表し、その他の各部を表す記号の意味は次のとお
りである。
置１０とに接続する入出力制御装置ＩＯＣの構成が示さ
れている０図中、ＭＰＵはマイクロプロセッサ、ＲＯＭ
はリードオンリーメモリ、ＲＡＭはランダムアクセスメ
モリを表し、その他の各部を表す記号の意味は次のとお
りである。
Ｃ−ＢｔｌＳ ：共通バス（中央制御装置ＣＣと各入
出力制御装置１０Ｃとの間を接続する） １０ＡＭ ： Ｉ Ｏアドレス照合回路（１０アドレ
スの照合を行う） ＰＭＣＴＬ ニブログラムモード制御回路（プログラ
ムモードの転送制御を行う） ＤＭＡＣＴＬ ：ＤＭＡ （ダイレクトメモリアクセス
）モード制御回路（主メモリとＩＯＣ間 の転送） ＩＤＭＡＣＴＬ： Ｄ Ｍ Ａモード制御回路（ＩＯＣ
と１０間の転送） ＩＮＴＣＴＬ ：割込制御回路 １０ＣＴＬ ： Ｉ ＯＩ１１御回路ＤＳＲ：デバイ
スステータスレジスタ（ＩＯＣの状態を表す） ＦＡＲ：ファイルアドレスレジスタ（１０のアクセスア
ドレスを表す） Ｃ）ＩＲ：コマンドレジスタ制御回路（ＩＯＣの起動・
停止の制御および動作内容の指 定を行う） ＭＡＲ：メモリアドレスレジスタ（主メモリの情報転送
の対象アドレスを示す） ＷＣＲ：ワードカウントレジスタ（転送ワード数を示す
） ＳＥＬ ：セレクタ（主メモリと入出力制御装置間
のデータ転送の方向を切替える） 第６図の構成において、チャネル制御装置ＣＨＣ（第４
図）がこの入出力制御装置ＩＯＣに対しライトコマンド
を発行すると次のように動作する。
出力制御装置１０Ｃとの間を接続する） １０ＡＭ ： Ｉ Ｏアドレス照合回路（１０アドレ
スの照合を行う） ＰＭＣＴＬ ニブログラムモード制御回路（プログラ
ムモードの転送制御を行う） ＤＭＡＣＴＬ ：ＤＭＡ （ダイレクトメモリアクセス
）モード制御回路（主メモリとＩＯＣ間 の転送） ＩＤＭＡＣＴＬ： Ｄ Ｍ Ａモード制御回路（ＩＯＣ
と１０間の転送） ＩＮＴＣＴＬ ：割込制御回路 １０ＣＴＬ ： Ｉ ＯＩ１１御回路ＤＳＲ：デバイ
スステータスレジスタ（ＩＯＣの状態を表す） ＦＡＲ：ファイルアドレスレジスタ（１０のアクセスア
ドレスを表す） Ｃ）ＩＲ：コマンドレジスタ制御回路（ＩＯＣの起動・
停止の制御および動作内容の指 定を行う） ＭＡＲ：メモリアドレスレジスタ（主メモリの情報転送
の対象アドレスを示す） ＷＣＲ：ワードカウントレジスタ（転送ワード数を示す
） ＳＥＬ ：セレクタ（主メモリと入出力制御装置間
のデータ転送の方向を切替える） 第６図の構成において、チャネル制御装置ＣＨＣ（第４
図）がこの入出力制御装置ＩＯＣに対しライトコマンド
を発行すると次のように動作する。
（１）チャネル制御装置ＣＨＣは１０アドレスを指定し
、プログラムモードにてＩＯＣに対し、ＦＡＲ，ＭＡＲ
，ＷＣＲ，ＣＭＲへの書き込み処理を実行する。
、プログラムモードにてＩＯＣに対し、ＦＡＲ，ＭＡＲ
，ＷＣＲ，ＣＭＲへの書き込み処理を実行する。
（２） Ｉ ＯＣはＩＯＡＭにおいてチャネル制御装置
ＣＨＣが指定した■０アドレスと自己のＩＯアドレスと
を照合し、両者が一致すればＰＭＣＴＬを起動し、ＦＡ
Ｒ，ＭＡＲ，ＷＣＲ，ＣＭＲにチャネル制御装置Ｃ−Ｈ
Ｃから転送されてきたデータを設定する。
ＣＨＣが指定した■０アドレスと自己のＩＯアドレスと
を照合し、両者が一致すればＰＭＣＴＬを起動し、ＦＡ
Ｒ，ＭＡＲ，ＷＣＲ，ＣＭＲにチャネル制御装置Ｃ−Ｈ
Ｃから転送されてきたデータを設定する。
（３） ＣＭ Ｒへのデータ書き込みと同時にＰＭＣＴ
ＬはＭＰＵに対し割込みを発生する。
ＬはＭＰＵに対し割込みを発生する。
（４）割込みを認識するとＭＰＵはＲＯＭに書き込まれ
たプログラム（ファームウェア）の特定アドレスから処
理を開始する。
たプログラム（ファームウェア）の特定アドレスから処
理を開始する。
そのプログラムによる処理フローを第７図に示す。第７
図において、初めにライトコマンドであることを判別す
ると（ステップ７０）、主メモリとｒｏｃ間のＤＭＡ転
送の制御を行うＤＭＡＣＴＬを起動する（ステップ７１
）、転送が開始されると終了するのを監視しくステップ
７２）、終了するとＤＭＡＣＴＬを停止する（ステップ
７３）。
図において、初めにライトコマンドであることを判別す
ると（ステップ７０）、主メモリとｒｏｃ間のＤＭＡ転
送の制御を行うＤＭＡＣＴＬを起動する（ステップ７１
）、転送が開始されると終了するのを監視しくステップ
７２）、終了するとＤＭＡＣＴＬを停止する（ステップ
７３）。
終了が検出されると■０装置に対する制御を行う１０Ｃ
ＴＬヘコマンドを発行して起動を行う（ステップ７４）
。すると、ｌ０ＣＴＬの制御によりＩＤＭＡＣＴＬが起
動し、ｒｏｃと■００装置のＤＭＡ転送が開始される（
ステップ７５）、このＤＭＡが終了するかどうかを監視
して（ステップ７６）、終了するとＩ ＤＭＡＣＴＬが
停止する（ステップ７７）、このあと、終了ステータス
を解析する処理に移り、終了時の状態を判断するなどの
処理が続く。
ＴＬヘコマンドを発行して起動を行う（ステップ７４）
。すると、ｌ０ＣＴＬの制御によりＩＤＭＡＣＴＬが起
動し、ｒｏｃと■００装置のＤＭＡ転送が開始される（
ステップ７５）、このＤＭＡが終了するかどうかを監視
して（ステップ７６）、終了するとＩ ＤＭＡＣＴＬが
停止する（ステップ７７）、このあと、終了ステータス
を解析する処理に移り、終了時の状態を判断するなどの
処理が続く。
〔発明が解決しようとする課題コ
従来例の方式によれば、主メモリＭＭから入出力装置１
０へのデータ転送シーケンスは、データ転送量と時間の
関係を示す第５図のイ、に示すように、 ■主メモリＭＭ→入出力制御装置■○Ｃへの低速バスを
介する転送実行と、 ■■のデータ転送終了後の入出力制御袋ＷＩＯＣ→入出
力装置ＩＯへの高速バスを介する転送実行 とが順に実行されるので、主メモリＭＭから入出力装置
ＩＯへの全実行時間は■の実行時間をＡ、■の実行時間
をＢとすると、Ａ＋Ｂとなる。このため、転送時間が長
くなるという問題があった。
０へのデータ転送シーケンスは、データ転送量と時間の
関係を示す第５図のイ、に示すように、 ■主メモリＭＭ→入出力制御装置■○Ｃへの低速バスを
介する転送実行と、 ■■のデータ転送終了後の入出力制御袋ＷＩＯＣ→入出
力装置ＩＯへの高速バスを介する転送実行 とが順に実行されるので、主メモリＭＭから入出力装置
ＩＯへの全実行時間は■の実行時間をＡ、■の実行時間
をＢとすると、Ａ＋Ｂとなる。このため、転送時間が長
くなるという問題があった。
本発明は、低速バスを介するデータ転送と高速バスを介
するデータ転送との両方の転送時間を、低速バスを介す
る転送時間とほぼ等しくすることができる人出力制御装
置におけるデータ転送方式を提供することを目的とする
。
するデータ転送との両方の転送時間を、低速バスを介す
る転送時間とほぼ等しくすることができる人出力制御装
置におけるデータ転送方式を提供することを目的とする
。
［課題を解決するための手段］
第１図は本発明の基本的構成図である。
第１図において、１０は主メモリ（図示せず）に接続す
る低速バス、１１はＦＩＦＯなどで構成するバッファ、
１２は■０装置（図示せず）に接続された高速バス、１
３はデータ転送によりバッファ１１に蓄積されたデータ
が所定量になったことを検出する所定量検出手段、１４
は低速バスを介するデータ転送用の第ｌＤＭＡ制御部、
１５は高速バスを介するデータ転送用の第２ＤＭＡＩｌ
ｌＪ１部を表す、なお、第１図中の各部１１〜１５は入
出力制御装置１０Ｃに含まれる。
る低速バス、１１はＦＩＦＯなどで構成するバッファ、
１２は■０装置（図示せず）に接続された高速バス、１
３はデータ転送によりバッファ１１に蓄積されたデータ
が所定量になったことを検出する所定量検出手段、１４
は低速バスを介するデータ転送用の第ｌＤＭＡ制御部、
１５は高速バスを介するデータ転送用の第２ＤＭＡＩｌ
ｌＪ１部を表す、なお、第１図中の各部１１〜１５は入
出力制御装置１０Ｃに含まれる。
本発明は、主メモリＭＭと人出力制御装置１００間の低
速バスによりデータ転送が所定量だけ実行されると、入
出力制御装置１０Ｃと人出力装置■０間の高速バスによ
るデータ転送を開始して両方の転送を並行に実行するも
のである。
速バスによりデータ転送が所定量だけ実行されると、入
出力制御装置１０Ｃと人出力装置■０間の高速バスによ
るデータ転送を開始して両方の転送を並行に実行するも
のである。
［作用］
低速バス１０を介して転送されるデータは第ｌＤＭＡ制
御部１４の制御によりバッファ１１に順次格納される。
御部１４の制御によりバッファ１１に順次格納される。
この低速バスＩＯの転送が開始される前に所定量検出手
段１３に予め決められた設定値Ｃ（にＢ）が設定される
。低速バス１０から転送されたデータはバッファ１１に
格納されるとともに所定量検出手段１３にも入力してデ
ータ量（バイト数）が計数される。転送データ量が設定
値Ｃに達すると、所定量検出手段１３から第２ＤＭ Ａ
＠両部１５に対し起動出力が発生し、第２ＤＭＡ制御
部１５はこれにより高速バス１２を介して入出力装置１
０（図示せず）へのＤＭＡ転送動作を開始する。このデ
ータ転送はバッファ１１に格納された先頭データから順
に送出され、同時に低速バス１０によるバッファ１１へ
の転送が並行して実行される。
段１３に予め決められた設定値Ｃ（にＢ）が設定される
。低速バス１０から転送されたデータはバッファ１１に
格納されるとともに所定量検出手段１３にも入力してデ
ータ量（バイト数）が計数される。転送データ量が設定
値Ｃに達すると、所定量検出手段１３から第２ＤＭ Ａ
＠両部１５に対し起動出力が発生し、第２ＤＭＡ制御
部１５はこれにより高速バス１２を介して入出力装置１
０（図示せず）へのＤＭＡ転送動作を開始する。このデ
ータ転送はバッファ１１に格納された先頭データから順
に送出され、同時に低速バス１０によるバッファ１１へ
の転送が並行して実行される。
上記の設定値Ｃは、低速バス１０による固定単位長のデ
ータ転送が終了する時に、高速バス１２によるデータ転
送時間がほぼ終了するような値に決められる。すなわち
、低速バス１０の転送速度ヲＶ １ （ＫＢ／５ＥＣ）
、高速バス１２の転送速度をＶ２ （ｏ／５ＥＣ）と
して、主メモリＭＭから入出力制御装置１０ｃへの１回
に転送される固定長のデータ長をＮ （ＫＢ） 、従っ
てバッファ１１の容量をそれに対応してＮ （ＫＢ）
とすると、（Ｎ−Ｃ） ／Ｖ １−Ｎ／Ｖ ２ ・の式を満足する値、すなわち、Ｃ＝Ｎ（１−Ｖｌ／■
２）となる。
ータ転送が終了する時に、高速バス１２によるデータ転
送時間がほぼ終了するような値に決められる。すなわち
、低速バス１０の転送速度ヲＶ １ （ＫＢ／５ＥＣ）
、高速バス１２の転送速度をＶ２ （ｏ／５ＥＣ）と
して、主メモリＭＭから入出力制御装置１０ｃへの１回
に転送される固定長のデータ長をＮ （ＫＢ） 、従っ
てバッファ１１の容量をそれに対応してＮ （ＫＢ）
とすると、（Ｎ−Ｃ） ／Ｖ １−Ｎ／Ｖ ２ ・の式を満足する値、すなわち、Ｃ＝Ｎ（１−Ｖｌ／■
２）となる。
このようにして、低速バス１０を介する転送が終了する
時間に、高速バス１２を介するデータ転送を終了させる
ことができる。
時間に、高速バス１２を介するデータ転送を終了させる
ことができる。
［実施例〕
第２図は実施例構成図、第３図は実施例の処理フロー図
である。
である。
第２図の実施例構成図において、２０は低速バス（Ｃバ
ス）、２１は入出力制御装置１０Ｃ１２２は高速バス、
２３は入出力装置■０を表す。
ス）、２１は入出力制御装置１０Ｃ１２２は高速バス、
２３は入出力装置■０を表す。
実施例の入出力制御装置２１の構成中、従来例（第６図
参照）と相違する点は、低速バスから転送されるデータ
の各入力毎に１ステツプだけダウンカウントを行うＤＣ
Ｒ（ダウンカウンタ）２１０を設け、その出力をＩＤＭ
ＡＣＴＬ （ＩＯＣから■０へのＤＭＡモード制御回路
）に入力して起動を行う構成と、転送制御の処理フロー
の内容が異なる点である。
参照）と相違する点は、低速バスから転送されるデータ
の各入力毎に１ステツプだけダウンカウントを行うＤＣ
Ｒ（ダウンカウンタ）２１０を設け、その出力をＩＤＭ
ＡＣＴＬ （ＩＯＣから■０へのＤＭＡモード制御回路
）に入力して起動を行う構成と、転送制御の処理フロー
の内容が異なる点である。
ＤＣＲ２１０は、主メモリから入出力制御装置ＩＯＣへ
の転送が開始される時に設定値Ｃ（固定（直）がファー
ムウェアによりセントされ、ＤＣＲ２１０がバッファへ
入力する毎にダウンカウントを行って、計数値が０”に
なると出力を発生し、Ｉ ＤＭＡＣＴＬを起動する。
の転送が開始される時に設定値Ｃ（固定（直）がファー
ムウェアによりセントされ、ＤＣＲ２１０がバッファへ
入力する毎にダウンカウントを行って、計数値が０”に
なると出力を発生し、Ｉ ＤＭＡＣＴＬを起動する。
実施例の処理フローを第３図により説明する。
従来例の人出力制御装置の動作について説明したように
ライトコマンドを人出力制９Ｂ装置１０Ｇが受け取ると
、前記（１）乃至（４）の動作（従来例の説明と同様）
により、各レジスタＦＡＲ，ＭＡＲ・・への設定が行わ
れて、ＭＰＵへの割込み発生によりＲＯＭ （ファーム
ウェア）の特定アドレスから第３図に示す処理が開始さ
れる。
ライトコマンドを人出力制９Ｂ装置１０Ｇが受け取ると
、前記（１）乃至（４）の動作（従来例の説明と同様）
により、各レジスタＦＡＲ，ＭＡＲ・・への設定が行わ
れて、ＭＰＵへの割込み発生によりＲＯＭ （ファーム
ウェア）の特定アドレスから第３図に示す処理が開始さ
れる。
第３図において、最初にコマンドを識別してライト（Ｗ
ＲＩＴＥ）コマンドであると（ステップ３０）、高速バ
ス２２を介する入出力装置２３との接続制御を行うｌ０
ＣＴＬに対しコマンドによる起動を行う（ステップ３１
）。次にＤＣＲ２１０に対し値（設定値Ｃ）を設定しく
ステップ３２）、続いてＤＭＡＣＴＬを起動して、低速
バスによる主メモリＭＭから入出力制御装置１０Ｃとの
データ転送が開始される。この転送中第２図に示す構成
により、ＤＣＲ２１０は各データ入力毎にダウンカウン
トを行っており、処理フローにおいて、ＤＣＲ＝Ｏかど
うかを監視する。ＤＣＲ＝Ｏであることが判別されると
（ステップ３４）、Ｉ ＤＭＡＣＴＬが起動して入出力
制御装置２１のＦＩＦＯと入出力装置２３との高速バス
を介する転送が開始される（ステップ３５）。
ＲＩＴＥ）コマンドであると（ステップ３０）、高速バ
ス２２を介する入出力装置２３との接続制御を行うｌ０
ＣＴＬに対しコマンドによる起動を行う（ステップ３１
）。次にＤＣＲ２１０に対し値（設定値Ｃ）を設定しく
ステップ３２）、続いてＤＭＡＣＴＬを起動して、低速
バスによる主メモリＭＭから入出力制御装置１０Ｃとの
データ転送が開始される。この転送中第２図に示す構成
により、ＤＣＲ２１０は各データ入力毎にダウンカウン
トを行っており、処理フローにおいて、ＤＣＲ＝Ｏかど
うかを監視する。ＤＣＲ＝Ｏであることが判別されると
（ステップ３４）、Ｉ ＤＭＡＣＴＬが起動して入出力
制御装置２１のＦＩＦＯと入出力装置２３との高速バス
を介する転送が開始される（ステップ３５）。
これにより、低速バス２０と高速バス２２を介する２つ
の転送が並行して実行され、ＤＭＡ転送の終了が判別さ
れると（ステップ３６）、ＤＭＡＣＴＬとＩＤＭＡＣＴ
Ｌの転送動作を停止させる（ステップ３７）。
の転送が並行して実行され、ＤＭＡ転送の終了が判別さ
れると（ステップ３６）、ＤＭＡＣＴＬとＩＤＭＡＣＴ
Ｌの転送動作を停止させる（ステップ３７）。
実際には低速バスによるデータ転送が終了した後に高速
バスによるデータ転送が終了するが、全体の転送時間は
第５図の口、に示すように低速バスのデータ転送時間に
限りなく近づけることができる。
バスによるデータ転送が終了するが、全体の転送時間は
第５図の口、に示すように低速バスのデータ転送時間に
限りなく近づけることができる。
［発明の効果コ
本発明によれば中央処理装置の主メモリと入出力装置間
のデータ転送を高速化することができるので処理の高速
化を実現することができる。
のデータ転送を高速化することができるので処理の高速
化を実現することができる。
具体的に低速バスの転送能力がＩＭＢ／ＳＥＣ。
高速バスの転送能力が２ Ｍ Ｂ ／ＳＥＣで、容量Ｉ
ＭＢのデータを転送した場合、従来方式では１．５ Ｓ
ＥＣ要したのに対し、本発明ではほぼ１．０ ＳＥＣと
なり、３３％の処理能力を向上することができる。
ＭＢのデータを転送した場合、従来方式では１．５ Ｓ
ＥＣ要したのに対し、本発明ではほぼ１．０ ＳＥＣと
なり、３３％の処理能力を向上することができる。
また、入出力装置側の高速バスの処理能力が落ちないの
で、高速バスに接続する他の装置に影響を及ぼすことが
ない（他装置が、主メモリとデータ転送をする機会が増
大する）。
で、高速バスに接続する他の装置に影響を及ぼすことが
ない（他装置が、主メモリとデータ転送をする機会が増
大する）。
第１図中、
１０；低速バス
１１：バンファ
１２：高速バス
１３：所定量検出手段
１４．１５：ＤＭＡ制御部
特許出願人 富士通株式会社
復代理人弁理士 穂坂 和雄
第１図は本発明の基本的構成図、第２図は実施例構成図
、第３図は実施例の処理フロー図、第４図はシステム構
成図、第５図はデータ転送量と時間の関係を示す図、第
６図は従来例の構成図、第７図は従来例の処理フロー図
である。 ４頚ｔ＜ Ｋ 実施分ｊの又Ｕ里フロー図 第３図
、第３図は実施例の処理フロー図、第４図はシステム構
成図、第５図はデータ転送量と時間の関係を示す図、第
６図は従来例の構成図、第７図は従来例の処理フロー図
である。 ４頚ｔ＜ Ｋ 実施分ｊの又Ｕ里フロー図 第３図
Claims (1)
- 【特許請求の範囲】 低速バス（１０）から転送される固定単位長のデータを
バッファ（１１）で受け取る一方バッファから１０装置
に接続された高速バス（１２）へ転送する入出力制御装
置におけるデータ転送方式において、低速バス側からの
転送データがバッファに所定量蓄積したことを検出する
所定量検出手段（１３）を設け、 該所定量検出手段の検出出力によりバッファから高速バ
ス側へのデータ転送を開始し、 それ以降低速バス側のデータ転送と高速バス側のデータ
転送とを並列に行うことを特徴とする入出力制御装置に
おけるデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6798789A JPH02245959A (ja) | 1989-03-20 | 1989-03-20 | 入出力制御装置におけるデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6798789A JPH02245959A (ja) | 1989-03-20 | 1989-03-20 | 入出力制御装置におけるデータ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02245959A true JPH02245959A (ja) | 1990-10-01 |
Family
ID=13360836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6798789A Pending JPH02245959A (ja) | 1989-03-20 | 1989-03-20 | 入出力制御装置におけるデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02245959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006113689A (ja) * | 2004-10-12 | 2006-04-27 | Fujitsu Ltd | バスブリッジ装置およびデータ転送方法 |
| JP2008305232A (ja) * | 2007-06-08 | 2008-12-18 | Fujitsu Microelectronics Ltd | Ｐｃカード装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444566A (en) * | 1987-08-12 | 1989-02-16 | Fujitsu Ltd | Control device for asynchronous data transfer system |
-
1989
- 1989-03-20 JP JP6798789A patent/JPH02245959A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6444566A (en) * | 1987-08-12 | 1989-02-16 | Fujitsu Ltd | Control device for asynchronous data transfer system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006113689A (ja) * | 2004-10-12 | 2006-04-27 | Fujitsu Ltd | バスブリッジ装置およびデータ転送方法 |
| JP2008305232A (ja) * | 2007-06-08 | 2008-12-18 | Fujitsu Microelectronics Ltd | Ｐｃカード装置 |
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