JP2000181854A - メモリへアドレスを伝送する方法およびメモリ - Google Patents
メモリへアドレスを伝送する方法およびメモリInfo
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Abstract
(57)【要約】
【課題】 情報をより高速にリード／ライトするための
メモリアドレス伝送方法の実現。 【解決手段】 メモリ３は、情報を格納するメモリセル
並びにアドレスバス１９ａとデータバス１９ｂとを有す
る。アドレスの一部は前記アドレスバス１９ａを介して
伝送され、また、アドレスの一部は前記データバス１９
ｂを介して伝送される。
メモリアドレス伝送方法の実現。 【解決手段】 メモリ３は、情報を格納するメモリセル
並びにアドレスバス１９ａとデータバス１９ｂとを有す
る。アドレスの一部は前記アドレスバス１９ａを介して
伝送され、また、アドレスの一部は前記データバス１９
ｂを介して伝送される。
Description
【０００１】
【発明の属する技術分野】本発明はデータのリード／ラ
イト（reading or writing）を行うためのメモリへアド
レスを伝送する方法に関する。このメモリはデータを格
納するメモリセルと、アドレスバスおよびデータバスを
有する。本発明はまた、データを格納するメモリセル
と、アドレスバスおよびデータバスを有するメモリに関
し、さらに、本発明は、データを格納するメモリセル並
びにアドレスバスとデータバスを有するメモリのための
メモリインターフェースに関する。更に本発明は、デー
タを格納するメモリセルを含むメモリと、メモリセルの
アドレス指定を行うためのアドレスバスとデータバスと
を有する通信装置に関する。
イト（reading or writing）を行うためのメモリへアド
レスを伝送する方法に関する。このメモリはデータを格
納するメモリセルと、アドレスバスおよびデータバスを
有する。本発明はまた、データを格納するメモリセル
と、アドレスバスおよびデータバスを有するメモリに関
し、さらに、本発明は、データを格納するメモリセル並
びにアドレスバスとデータバスを有するメモリのための
メモリインターフェースに関する。更に本発明は、デー
タを格納するメモリセルを含むメモリと、メモリセルの
アドレス指定を行うためのアドレスバスとデータバスと
を有する通信装置に関する。
【０００２】
【従来の技術】従来技術のシンクロナスＤＲＡＭメモリ
（ＳＤＲＡＭ）では、メモリセルはマトリックス形式に
組織され、ＳＤＲＡＭメモリには制御論理回路が設けら
れる。この制御論理回路によってマトリックスからなる
各メモリセルのアドレス指定が可能となる。この制御論
理回路は、マトリックスの行のアドレス指定を行う手段
と、マトリックスの列のアドレス指定を行う手段とを有
する。このようなＳＤＲＡＭメモリからの情報のリード
／ライトはブロック単位で行われる。最初先頭アドレス
とブロック長をＳＤＲＡＭメモリへ伝送し、その後クロ
ック信号制御の下で同期してデータのリード／ライトを
行うようになっている。このアドレスは一般に２つの位
相で伝送される。すなわち、第１の位相では目的のアド
レスに対応するマトリックスの行アドレスが書き込ま
れ、次いで、第２の位相ではマトリックスの列アドレス
がＳＤＲＡＭメモリに書き込まれる。これらの行アドレ
スおよび列アドレスからＳＤＲＡＭメモリの制御論理回
路によって信号が生成され、マトリックスに正しいメモ
リセルのアドレス指定が行われるようになっている。こ
れらの行アドレスおよび列アドレスは同じアドレスライ
ンに沿って書き込まれるが、その違いは、行アドレスが
書き込まれるときは、その行アドレスが当該行アドレス
であることを別個の行アドレス・ストローブラインがＳ
ＤＲＡＭメモリに通知し、それに対応して、列アドレス
が書き込まれるときは、当該アドレスがその列アドレス
であることを別個の列アドレス・ストローブラインがＳ
ＤＲＡＭメモリに示すという点である。添付された図１
はデータをリード／ライトするときの従来技術の上記の
ようなＳＤＲＡＭメモリを示すタイミングプランを提示
するものである。
（ＳＤＲＡＭ）では、メモリセルはマトリックス形式に
組織され、ＳＤＲＡＭメモリには制御論理回路が設けら
れる。この制御論理回路によってマトリックスからなる
各メモリセルのアドレス指定が可能となる。この制御論
理回路は、マトリックスの行のアドレス指定を行う手段
と、マトリックスの列のアドレス指定を行う手段とを有
する。このようなＳＤＲＡＭメモリからの情報のリード
／ライトはブロック単位で行われる。最初先頭アドレス
とブロック長をＳＤＲＡＭメモリへ伝送し、その後クロ
ック信号制御の下で同期してデータのリード／ライトを
行うようになっている。このアドレスは一般に２つの位
相で伝送される。すなわち、第１の位相では目的のアド
レスに対応するマトリックスの行アドレスが書き込ま
れ、次いで、第２の位相ではマトリックスの列アドレス
がＳＤＲＡＭメモリに書き込まれる。これらの行アドレ
スおよび列アドレスからＳＤＲＡＭメモリの制御論理回
路によって信号が生成され、マトリックスに正しいメモ
リセルのアドレス指定が行われるようになっている。こ
れらの行アドレスおよび列アドレスは同じアドレスライ
ンに沿って書き込まれるが、その違いは、行アドレスが
書き込まれるときは、その行アドレスが当該行アドレス
であることを別個の行アドレス・ストローブラインがＳ
ＤＲＡＭメモリに通知し、それに対応して、列アドレス
が書き込まれるときは、当該アドレスがその列アドレス
であることを別個の列アドレス・ストローブラインがＳ
ＤＲＡＭメモリに示すという点である。添付された図１
はデータをリード／ライトするときの従来技術の上記の
ようなＳＤＲＡＭメモリを示すタイミングプランを提示
するものである。
【０００３】シンクロナスＤＲＡＭメモリは、シンクロ
ナスＤＲＡＭメモリからバーストでデータのリード／ラ
イトを行うという点が主として従来のＤＲＡＭメモリと
は異なる。開始段階で、上に示したアドレスメカニズム
によって、リード／ライトの対象となるバースト長がシ
ンクロナスＤＲＡＭメモリに通知される。最初、データ
のリード／ライトが行われるとき、リード／ライトの対
象ブロックの先頭アドレスがシンクロナスＤＲＡＭメモ
リに通知される。その後、アドレスカウンタがメモリの
中で増え、すぐ前の情報のリード／ライトが行われた後
次のメモリセルのアドレス指定が行われる。バースト長
の変更を行う場合にはバースト長は１回だけ通知される
のが望ましい。しかし、従来のＤＲＡＭメモリを使用す
る場合には、リード／ライトの対象となる各バイトには
外部に別個のメモリアドレスすなわちリード／ライト対
象の各メモリセル用として別個の行アドレスと列アドレ
スを設けなければならないので従来のＤＲＡＭメモリと
比較するとシンクロナスＤＲＡＭメモリの方がスピード
が上がることになる。これは、リード／ライトの対象と
なるデータがその性質上連続している場合には特に有用
である。しかし、例えば一度に１バイトのデータが種々
の記憶場所からランダムに読み出される状況では、シン
クロナスＤＲＡＭメモリのスピードは従来のＤＲＡＭメ
モリのスピードを必ずしも越えるとは限らない。
ナスＤＲＡＭメモリからバーストでデータのリード／ラ
イトを行うという点が主として従来のＤＲＡＭメモリと
は異なる。開始段階で、上に示したアドレスメカニズム
によって、リード／ライトの対象となるバースト長がシ
ンクロナスＤＲＡＭメモリに通知される。最初、データ
のリード／ライトが行われるとき、リード／ライトの対
象ブロックの先頭アドレスがシンクロナスＤＲＡＭメモ
リに通知される。その後、アドレスカウンタがメモリの
中で増え、すぐ前の情報のリード／ライトが行われた後
次のメモリセルのアドレス指定が行われる。バースト長
の変更を行う場合にはバースト長は１回だけ通知される
のが望ましい。しかし、従来のＤＲＡＭメモリを使用す
る場合には、リード／ライトの対象となる各バイトには
外部に別個のメモリアドレスすなわちリード／ライト対
象の各メモリセル用として別個の行アドレスと列アドレ
スを設けなければならないので従来のＤＲＡＭメモリと
比較するとシンクロナスＤＲＡＭメモリの方がスピード
が上がることになる。これは、リード／ライトの対象と
なるデータがその性質上連続している場合には特に有用
である。しかし、例えば一度に１バイトのデータが種々
の記憶場所からランダムに読み出される状況では、シン
クロナスＤＲＡＭメモリのスピードは従来のＤＲＡＭメ
モリのスピードを必ずしも越えるとは限らない。
【０００４】シンクロナスＤＲＡＭメモリは、好適に
は、プロセッサ用データメモリとして、ビデオアプリケ
ーションの表示メモリとして、また特に実行速度の高速
化を望む状況でのアプリケーションのプログラムコード
の記憶場所として使用することができる。リードオンリ
ーメモリ（ＲＯＭ）は一般的にはシンクロナスＤＲＡＭ
メモリより速度が遅い。その場合、アプリケーションの
プログラムコードあるいはその一部はアプリケーション
が実行される前にリードオンリーメモリからＳＤＲＡＭ
メモリの中へロードされる。２つまたはそれ以上のプロ
セッサを使用するシステムでは、実行中同じシンクロナ
スＤＲＡＭメモリを利用してこれらの異なるプロセッサ
のプログラムコードを格納することができる。いくつか
の機能を果たすために同じＳＤＲＡＭメモリが用いられ
るので、このＳＤＲＡＭメモリのスピードはシステムの
性能に直ちに影響を与える重要なファクタとなる。新し
い製造工程でクロック周波数を上げることによって、プ
ロセッサおよびある場合にはキャッシュメモリのスピー
ドを上げることはできるが、外部メモリインターフェー
スのデータレートをこの方法で著しく上げることはでき
ない。したがって、状況によってはメモリバスにかかる
負荷が１００％を超えることもある。その場合システム
全体の性能はメモリバスのスピードの低さによって影響
を受けることになる。
は、プロセッサ用データメモリとして、ビデオアプリケ
ーションの表示メモリとして、また特に実行速度の高速
化を望む状況でのアプリケーションのプログラムコード
の記憶場所として使用することができる。リードオンリ
ーメモリ（ＲＯＭ）は一般的にはシンクロナスＤＲＡＭ
メモリより速度が遅い。その場合、アプリケーションの
プログラムコードあるいはその一部はアプリケーション
が実行される前にリードオンリーメモリからＳＤＲＡＭ
メモリの中へロードされる。２つまたはそれ以上のプロ
セッサを使用するシステムでは、実行中同じシンクロナ
スＤＲＡＭメモリを利用してこれらの異なるプロセッサ
のプログラムコードを格納することができる。いくつか
の機能を果たすために同じＳＤＲＡＭメモリが用いられ
るので、このＳＤＲＡＭメモリのスピードはシステムの
性能に直ちに影響を与える重要なファクタとなる。新し
い製造工程でクロック周波数を上げることによって、プ
ロセッサおよびある場合にはキャッシュメモリのスピー
ドを上げることはできるが、外部メモリインターフェー
スのデータレートをこの方法で著しく上げることはでき
ない。したがって、状況によってはメモリバスにかかる
負荷が１００％を超えることもある。その場合システム
全体の性能はメモリバスのスピードの低さによって影響
を受けることになる。
【０００５】プロセッサは通常キャッシュメモリを介し
て電子装置のＳＤＲＡＭメモリを使用する。プロセッサ
のキャッシュメモリは固定サイズのブロックに分割され
ている。したがって、１つのブロックがＳＤＲＡＭメモ
リから読み出され、キャッシュメモリの中へ入ったり、
キャッシュメモリからＳＤＲＡＭメモリの中へ一度に書
き込まれる。例えば、プロセッサはＳＤＲＡＭメモリか
ら情報を検索しなければならない。最初プロセッサは、
例えばすぐ前の読出し動作によってキャッシュメモリに
情報がロードされているかどうかを調べる。情報がキャ
ッシュメモリ中に存在する場合、プロセッサはその情報
を使用することができる。存在しない場合にはＳＤＲＡ
Ｍメモリからデータが検索される。プロセッサは、読み
出す対象データが位置するＳＤＲＡＭメモリ中の先頭ア
ドレス並びに読み出す対象ブロック長、例えば１６バイ
ト、をセットする。この後、ＳＤＲＡＭメモリからキャ
ッシュメモリの中へブロックが読み出され、この読み出
された情報をプロセッサがキャッシュメモリの中から検
索することが可能となる。書込みは読出しに対応する原
理によって逆向きに行われる。また、表示メモリとして
ＳＤＲＡＭメモリを使用するとき、データは一般にディ
スプレイドライバの中へブロック単位で読み出される。
プロセッサを介するか、別個のメモリマネージャ（ＤＭ
Ａ、ダイレクトメモリ・アクセスコントローラ）を介す
るかのいずれかの方法でデータ伝送を実行することがで
きる。所望の情報がキャッシュメモリの中に見出されな
い場合、ＳＤＲＡＭメモリから情報を検索しキャッシュ
メモリの中へ入れなければならない。したがって、プロ
セッサは全体が転送される間待機していなければなら
ず、プロセッサの性能はほとんどゼロにまで落ちる。し
たがって、キャッシュメモリとＳＤＲＡＭメモリとの間
のリード／ライト動作によって費やされる時間はプロセ
ッサの性能に影響を与えることになる。
て電子装置のＳＤＲＡＭメモリを使用する。プロセッサ
のキャッシュメモリは固定サイズのブロックに分割され
ている。したがって、１つのブロックがＳＤＲＡＭメモ
リから読み出され、キャッシュメモリの中へ入ったり、
キャッシュメモリからＳＤＲＡＭメモリの中へ一度に書
き込まれる。例えば、プロセッサはＳＤＲＡＭメモリか
ら情報を検索しなければならない。最初プロセッサは、
例えばすぐ前の読出し動作によってキャッシュメモリに
情報がロードされているかどうかを調べる。情報がキャ
ッシュメモリ中に存在する場合、プロセッサはその情報
を使用することができる。存在しない場合にはＳＤＲＡ
Ｍメモリからデータが検索される。プロセッサは、読み
出す対象データが位置するＳＤＲＡＭメモリ中の先頭ア
ドレス並びに読み出す対象ブロック長、例えば１６バイ
ト、をセットする。この後、ＳＤＲＡＭメモリからキャ
ッシュメモリの中へブロックが読み出され、この読み出
された情報をプロセッサがキャッシュメモリの中から検
索することが可能となる。書込みは読出しに対応する原
理によって逆向きに行われる。また、表示メモリとして
ＳＤＲＡＭメモリを使用するとき、データは一般にディ
スプレイドライバの中へブロック単位で読み出される。
プロセッサを介するか、別個のメモリマネージャ（ＤＭ
Ａ、ダイレクトメモリ・アクセスコントローラ）を介す
るかのいずれかの方法でデータ伝送を実行することがで
きる。所望の情報がキャッシュメモリの中に見出されな
い場合、ＳＤＲＡＭメモリから情報を検索しキャッシュ
メモリの中へ入れなければならない。したがって、プロ
セッサは全体が転送される間待機していなければなら
ず、プロセッサの性能はほとんどゼロにまで落ちる。し
たがって、キャッシュメモリとＳＤＲＡＭメモリとの間
のリード／ライト動作によって費やされる時間はプロセ
ッサの性能に影響を与えることになる。
【０００６】上記の性能に関する問題に対する公知の解
決策は、データバスの幅を例えば１６ビットから３２ビ
ットへ大きくしたり、外部メモリバスのクロック周波数
を上げることである。しかし、バスの幅を大きくするこ
とはメモリ回路の外側に更に多数の接続ピンを必要と
し、それによって、回路の物理的サイズと回路の製造の
際に使用される半導体材料のサイズ並びに回路の電力消
費量の増大を伴う。同様にクロック周波数を上げること
はそれに対応してメモリ回路の電力消費量を増やすこと
につながる。例えばクロック周波数を３０％上げること
によってメモリ回路の電力消費量も３０％増加すること
になる。
決策は、データバスの幅を例えば１６ビットから３２ビ
ットへ大きくしたり、外部メモリバスのクロック周波数
を上げることである。しかし、バスの幅を大きくするこ
とはメモリ回路の外側に更に多数の接続ピンを必要と
し、それによって、回路の物理的サイズと回路の製造の
際に使用される半導体材料のサイズ並びに回路の電力消
費量の増大を伴う。同様にクロック周波数を上げること
はそれに対応してメモリ回路の電力消費量を増やすこと
につながる。例えばクロック周波数を３０％上げること
によってメモリ回路の電力消費量も３０％増加すること
になる。
【０００７】
【発明が解決しようとする課題】本発明の１つの目的
は、メモリへの、および、メモリからのさらに高速のデ
ータ伝送方法と、バスインターフェースと、メモリとを
提供することである。本発明は、データバスをアドレス
バスとしても利用するというアイデアに基づくものであ
る。本発明による方法は、添付の請求項１の特徴記載部
分に提示されている内容を特徴とする。本発明によるダ
イナミックメモリは、添付の請求項６の特徴記載部分に
提示されている内容を特徴とする。本発明によるメモリ
インターフェースは、添付の請求項１１の特徴記載部分
に提示されている内容を特徴とする。更に、本発明によ
る通信装置は、添付の請求項１２の特徴記載部分に提示
されている内容を特徴とする。
は、メモリへの、および、メモリからのさらに高速のデ
ータ伝送方法と、バスインターフェースと、メモリとを
提供することである。本発明は、データバスをアドレス
バスとしても利用するというアイデアに基づくものであ
る。本発明による方法は、添付の請求項１の特徴記載部
分に提示されている内容を特徴とする。本発明によるダ
イナミックメモリは、添付の請求項６の特徴記載部分に
提示されている内容を特徴とする。本発明によるメモリ
インターフェースは、添付の請求項１１の特徴記載部分
に提示されている内容を特徴とする。更に、本発明によ
る通信装置は、添付の請求項１２の特徴記載部分に提示
されている内容を特徴とする。
【０００８】
【課題を解決するための手段】本発明によって、従来技
術による解決策と比較すると十分な利点を達成すること
ができる。本発明による方法によって、従来技術による
解決策と比較するとデータのリード／ライトの速度を著
しく上げることができる。本発明によるメモリのアドレ
ス指定は、アドレスバスとしてもデータバスを利用する
ので、行アドレスと列アドレスの指定を行うための別個
のシーケンスを必要とせず、また行アドレスと列アドレ
スの指定を行うための別個のストローブラインも必要と
しない。したがって、行アドレスと列アドレスをほぼ同
時にメモリ回路の中へ転送することができる。更に、従
来技術による解決策と比較するとより少数のインターフ
ェースラインしか必要としない。電力消費量を増やすこ
となく性能を高めることができる。このことは特に携帯
用電子装置においては著しい利点となるものである。
術による解決策と比較すると十分な利点を達成すること
ができる。本発明による方法によって、従来技術による
解決策と比較するとデータのリード／ライトの速度を著
しく上げることができる。本発明によるメモリのアドレ
ス指定は、アドレスバスとしてもデータバスを利用する
ので、行アドレスと列アドレスの指定を行うための別個
のシーケンスを必要とせず、また行アドレスと列アドレ
スの指定を行うための別個のストローブラインも必要と
しない。したがって、行アドレスと列アドレスをほぼ同
時にメモリ回路の中へ転送することができる。更に、従
来技術による解決策と比較するとより少数のインターフ
ェースラインしか必要としない。電力消費量を増やすこ
となく性能を高めることができる。このことは特に携帯
用電子装置においては著しい利点となるものである。
【０００９】
【発明の実施の態様】次に、添付図を参照しながら本発
明について更に詳しく説明する。図２は、本発明を有利
に適用できる関連する電子装置１を図示する簡略化した
ブロック図である。本例では、電子装置１はデータ処理
機能と移動局機能とを有する通信装置である。電子装置
１のより大きな部分の機能は第１のＡＳＩＣ回路２の中
に設けられている。この第１のＡＳＩＣ回路２は、好適
にはいわゆる汎用ＲＩＳＣプロセッサ、すなわち縮小命
令セットコンピュータである例えば第１のプロセッサＭ
ＰＵ（マイクロプロセッサユニット）を有する。更に、
第１のＡＳＩＣ回路２は、好適には第２のプロセッサＤ
ＳＰ、すなわち一般に信号処理機能を実行するデジタル
信号プロセッサを有する。第１のＡＳＩＣ回路２はま
た、第１のプロセッサＭＰＵと第２のプロセッサＤＳＰ
によって一部を共有することができるメモリ手段ＭＥＭ
を有する。更に、第１のＡＳＩＣ回路２は論理回路ＬＯ
ＧＩＣとインターフェースロジックＩ／Ｏを有する。当
業者には公知の従来技術であるので、第１のＡＳＩＣ回
路２のこれらの異なるブロック間の結合については図２
にはこれ以上詳しくは図示されていない。図２は、破線
ブロックＣＡＣＨＥで第１のプロセッサのキャッシュメ
モリを示すものである。更に、電子装置１はフラッシュ
メモリ２５のような他の外部メモリ手段を有していても
よい。第２のプロセッサＤＳＰは、必ずしも第１のＡＳ
ＩＣ回路２の内部に存在する必要はなく、別個のユニッ
トとして設けることもできる。
明について更に詳しく説明する。図２は、本発明を有利
に適用できる関連する電子装置１を図示する簡略化した
ブロック図である。本例では、電子装置１はデータ処理
機能と移動局機能とを有する通信装置である。電子装置
１のより大きな部分の機能は第１のＡＳＩＣ回路２の中
に設けられている。この第１のＡＳＩＣ回路２は、好適
にはいわゆる汎用ＲＩＳＣプロセッサ、すなわち縮小命
令セットコンピュータである例えば第１のプロセッサＭ
ＰＵ（マイクロプロセッサユニット）を有する。更に、
第１のＡＳＩＣ回路２は、好適には第２のプロセッサＤ
ＳＰ、すなわち一般に信号処理機能を実行するデジタル
信号プロセッサを有する。第１のＡＳＩＣ回路２はま
た、第１のプロセッサＭＰＵと第２のプロセッサＤＳＰ
によって一部を共有することができるメモリ手段ＭＥＭ
を有する。更に、第１のＡＳＩＣ回路２は論理回路ＬＯ
ＧＩＣとインターフェースロジックＩ／Ｏを有する。当
業者には公知の従来技術であるので、第１のＡＳＩＣ回
路２のこれらの異なるブロック間の結合については図２
にはこれ以上詳しくは図示されていない。図２は、破線
ブロックＣＡＣＨＥで第１のプロセッサのキャッシュメ
モリを示すものである。更に、電子装置１はフラッシュ
メモリ２５のような他の外部メモリ手段を有していても
よい。第２のプロセッサＤＳＰは、必ずしも第１のＡＳ
ＩＣ回路２の内部に存在する必要はなく、別個のユニッ
トとして設けることもできる。
【００１０】第１のＡＳＩＣ回路２はキーボード４と接
続している。キーボード４はこの実施例では主としてデ
ータ処理機能と関連して使用されるキーボード、好適に
はいわゆるＱＷＥＲＴＹキーボードである。この第１の
ＡＳＩＣ回路２はまた移動局機能で主に使用されるキー
パッド５と接続している。この実施例では、電子装置１
はまた、ディスプレイドライバ６ａ、７ａで制御される
２つの表示装置６ｂ、７ｂを有する。第１の表示装置６
ｂは主にデータ処理機能と関連して使用され、第２の表
示装置７ｂは主に移動局機能と関連して使用される。必
要な場合、前記キーボード４とキーパッド５、および第
１の表示装置６ｂと第２の表示装置７ｂとを移動局機能
とデータ処理機能の双方の機能と関連して使用できるこ
とは明白である。マイクロホン８と受信装置９とはオー
ディオブロック１０を介して第１のＡＳＩＣ回路２と結
合している。このオーディオブロック１０にはコーデッ
クが含まれ、このコーデックによって例えば通話中マイ
クロホン信号はデジタル信号へ変換され、デジタル音声
信号はアナログ信号へ変換され、このアナログ信号がレ
シーバ９へ伝送される。電子装置１は、好適にはスピー
カ１１を有し、オーディオ増幅器１２を介してこのスピ
ーカへオーディオ信号が伝送される。スピーカ１１が主
として使用されるのは、データ処理機能を利用すること
が可能な位置で、あるいは近くにいる何人かの人々が通
話を聞かなければならない状況で電子装置１がテーブル
上などに置かれている場合、または、車輌内でハンド・
フリーモードにある場合などである。
続している。キーボード４はこの実施例では主としてデ
ータ処理機能と関連して使用されるキーボード、好適に
はいわゆるＱＷＥＲＴＹキーボードである。この第１の
ＡＳＩＣ回路２はまた移動局機能で主に使用されるキー
パッド５と接続している。この実施例では、電子装置１
はまた、ディスプレイドライバ６ａ、７ａで制御される
２つの表示装置６ｂ、７ｂを有する。第１の表示装置６
ｂは主にデータ処理機能と関連して使用され、第２の表
示装置７ｂは主に移動局機能と関連して使用される。必
要な場合、前記キーボード４とキーパッド５、および第
１の表示装置６ｂと第２の表示装置７ｂとを移動局機能
とデータ処理機能の双方の機能と関連して使用できるこ
とは明白である。マイクロホン８と受信装置９とはオー
ディオブロック１０を介して第１のＡＳＩＣ回路２と結
合している。このオーディオブロック１０にはコーデッ
クが含まれ、このコーデックによって例えば通話中マイ
クロホン信号はデジタル信号へ変換され、デジタル音声
信号はアナログ信号へ変換され、このアナログ信号がレ
シーバ９へ伝送される。電子装置１は、好適にはスピー
カ１１を有し、オーディオ増幅器１２を介してこのスピ
ーカへオーディオ信号が伝送される。スピーカ１１が主
として使用されるのは、データ処理機能を利用すること
が可能な位置で、あるいは近くにいる何人かの人々が通
話を聞かなければならない状況で電子装置１がテーブル
上などに置かれている場合、または、車輌内でハンド・
フリーモードにある場合などである。
【００１１】位相ロックループ（ＰＬＬ）１７を用いて
例えば第１のＡＳＩＣ回路２のためのクロック信号が生
成される。位相ロックループ１７は電圧制御発振器（Ｖ
ＣＯ）１８で制御され、この発振器の周波数を変更して
必要なときに位相ロックループＰＬＬの周波数の変更を
行うことができる。
例えば第１のＡＳＩＣ回路２のためのクロック信号が生
成される。位相ロックループ１７は電圧制御発振器（Ｖ
ＣＯ）１８で制御され、この発振器の周波数を変更して
必要なときに位相ロックループＰＬＬの周波数の変更を
行うことができる。
【００１２】図２の電子装置１はまた、高周波数部１３
（ＲＦ、無線周波数）を有し、この周波数部によって、
公知の方法で電子装置１と移動通信網（図示せず）との
間で呼が伝送される。
（ＲＦ、無線周波数）を有し、この周波数部によって、
公知の方法で電子装置１と移動通信網（図示せず）との
間で呼が伝送される。
【００１３】更に、電子装置１は電源回路１４を備えて
いるが、本実施例では、この電源回路はＡＳＩＣ回路と
しても実現されている。この電源回路１４は供給電圧Ｖ
INから動作電圧ＶCC1 、ＶCC2 を生成する手段を有す
る。供給電圧ＶINは好適には電池１５によって生成さ
れ、電池１５は必要なときに充電装置１６で充電され
る。
いるが、本実施例では、この電源回路はＡＳＩＣ回路と
しても実現されている。この電源回路１４は供給電圧Ｖ
INから動作電圧ＶCC1 、ＶCC2 を生成する手段を有す
る。供給電圧ＶINは好適には電池１５によって生成さ
れ、電池１５は必要なときに充電装置１６で充電され
る。
【００１４】図２に、ＳＤＲＡＭメモリ３と第１のＡＳ
ＩＣ回路２との間のバスインターフェースが単一バス１
９としてマークされている。このバスインターフェース
は図３に更に詳しく図示されている。図３には、簡略化
したブロック図で本発明の好ましい実施態様に基づくＳ
ＤＲＡＭメモリ３も図示されている。ＳＤＲＡＭメモリ
３は、例えば、図３のブロック２０によって示されるよ
うなマトリックス形式で組織化されたメモリセル、制御
論理回路２１、行セレクタ２２、列セレクタ２３、デー
タバッファ２４から構成されている。制御論理回路２１
は、好適には、行アドレスバッファ２１ａ、列アドレス
バッファ２１ｂ、カウンタ２１ｃおよび添付の図３のブ
ロック図には詳しく示していないがその他の制御論理回
路を有する回路である。
ＩＣ回路２との間のバスインターフェースが単一バス１
９としてマークされている。このバスインターフェース
は図３に更に詳しく図示されている。図３には、簡略化
したブロック図で本発明の好ましい実施態様に基づくＳ
ＤＲＡＭメモリ３も図示されている。ＳＤＲＡＭメモリ
３は、例えば、図３のブロック２０によって示されるよ
うなマトリックス形式で組織化されたメモリセル、制御
論理回路２１、行セレクタ２２、列セレクタ２３、デー
タバッファ２４から構成されている。制御論理回路２１
は、好適には、行アドレスバッファ２１ａ、列アドレス
バッファ２１ｂ、カウンタ２１ｃおよび添付の図３のブ
ロック図には詳しく示していないがその他の制御論理回
路を有する回路である。
【００１５】メモリ手段３（ＭＥＭ）のアドレス符号化
論理回路ＣＳ（チップセレクト）のほとんどは電子装置
の第１のＡＳＩＣ回路２の中に設けられる。公知のよう
に、メモリ手段３（ＭＥＭ）が与えるメモリ空間は異な
るメモリ領域に分割することができる。このメモリ領域
の中の１つのメモリ領域を異なるプロセッサＭＰＵ、Ｄ
ＳＰに共通のものとし、例えば１つのメモリ領域を第１
のプロセッサＭＰＵ専用として、１つのメモリ領域を第
２のプロセッサＤＳＰ用として、更に、１つのメモリ領
域を各ディスプレイ・ドライバ６ａ、７ａ用として割り
当てることができる。しかし、本発明の理解という観点
から見ると実際のアプリケーションでメモリ空間がどの
ように設けられているかということは重要な問題ではな
い。３２ビットアドレスバス（ＡＤ０〜ＡＤ３１）を利
用できる場合、４ギガバイトより大きなメモリ空間を設
けることが可能となる。しかし、実際のアプリケーショ
ンではそのような広いメモリ空間を必要することはな
く、特に携帯用電子装置ではメモリ容量は一般に２、３
メガバイトから数十メガバイトに達するものにすぎな
い。プロセッサＭＰＵ、ＤＳＰはそのアドレスラインに
記憶場所のアドレスをセットして特定の記憶場所のアド
レス指定を行う。その後でアドレス符号化論理回路ＣＳ
によってメモリ３（ＭＥＭ）のための制御信号が生成さ
れる。このメモリ３（ＭＥＭ）の中で所望の記憶場所が
ＳＤＲＡＭメモリ３などの中に配置される。制御信号を
生成する場合メモリバスのいくつかの最上位ビットを使
用するのが普通である。例えば、１つのメモリ領域は第
１のプロセッサＭＰＵの内部メモリに、第２のメモリ領
域は第２のプロセッサＤＳＰの内部メモリ領域に、第３
のメモリ領域は、第１のＡＳＩＣ回路の内部メモリＭＥ
Ｍに、１つのメモリ領域はＳＤＲＡＭメモリ３に、１つ
のメモリ領域はフラッシュメモリに対応するというよう
に、３ビット（例えばＡＤ２９〜ＡＤ３１）を用いて８
つの異なるメモリ領域を符号化することが可能である。
アドレスバスの残りビットを利用して問題となっている
メモリ領域の記憶場所のアドレス指定が行われる。
論理回路ＣＳ（チップセレクト）のほとんどは電子装置
の第１のＡＳＩＣ回路２の中に設けられる。公知のよう
に、メモリ手段３（ＭＥＭ）が与えるメモリ空間は異な
るメモリ領域に分割することができる。このメモリ領域
の中の１つのメモリ領域を異なるプロセッサＭＰＵ、Ｄ
ＳＰに共通のものとし、例えば１つのメモリ領域を第１
のプロセッサＭＰＵ専用として、１つのメモリ領域を第
２のプロセッサＤＳＰ用として、更に、１つのメモリ領
域を各ディスプレイ・ドライバ６ａ、７ａ用として割り
当てることができる。しかし、本発明の理解という観点
から見ると実際のアプリケーションでメモリ空間がどの
ように設けられているかということは重要な問題ではな
い。３２ビットアドレスバス（ＡＤ０〜ＡＤ３１）を利
用できる場合、４ギガバイトより大きなメモリ空間を設
けることが可能となる。しかし、実際のアプリケーショ
ンではそのような広いメモリ空間を必要することはな
く、特に携帯用電子装置ではメモリ容量は一般に２、３
メガバイトから数十メガバイトに達するものにすぎな
い。プロセッサＭＰＵ、ＤＳＰはそのアドレスラインに
記憶場所のアドレスをセットして特定の記憶場所のアド
レス指定を行う。その後でアドレス符号化論理回路ＣＳ
によってメモリ３（ＭＥＭ）のための制御信号が生成さ
れる。このメモリ３（ＭＥＭ）の中で所望の記憶場所が
ＳＤＲＡＭメモリ３などの中に配置される。制御信号を
生成する場合メモリバスのいくつかの最上位ビットを使
用するのが普通である。例えば、１つのメモリ領域は第
１のプロセッサＭＰＵの内部メモリに、第２のメモリ領
域は第２のプロセッサＤＳＰの内部メモリ領域に、第３
のメモリ領域は、第１のＡＳＩＣ回路の内部メモリＭＥ
Ｍに、１つのメモリ領域はＳＤＲＡＭメモリ３に、１つ
のメモリ領域はフラッシュメモリに対応するというよう
に、３ビット（例えばＡＤ２９〜ＡＤ３１）を用いて８
つの異なるメモリ領域を符号化することが可能である。
アドレスバスの残りビットを利用して問題となっている
メモリ領域の記憶場所のアドレス指定が行われる。
【００１６】次に図３に図示の本発明の好ましい実施態
様に基づくＳＤＲＡＭメモリ３の機能について説明す
る。一例として、ＳＤＲＡＭメモリは、１６ビットの幅
を持つワードで組織されたメモリからなる６４Ｍｂｉｔ
（メガビット）すなわちほぼ４００万ワードを有するも
のと仮定する。したがって、好適には、２０４８行と２
０４８列（２０４８×２０４８）からなるマトリックス
の中に各要素が１６ビットを含むようにメモリ・マトリ
ックスが配置される。したがって、行のアドレス指定を
行うのに１１ビットを必要とし、同様に列のアドレス指
定を行うのに１１ビットを必要とする。このようなＳＤ
ＲＡＭメモリは、例えば１１本のアドレスライン、１６
本のデータライン、１本のアドレス・ストローブライン
１９ｃおよび１本のクロックライン１９ｄを必要とす
る。データは、好適には、以下のように書き込まれる。
すなわち、ＳＤＲＡＭメモリ３の中で、所望の書込みポ
イントの先頭アドレスがアドレスバス１９ａとデータバ
ス１９ｂにセットされる。このアドレスは、例えばアド
レスバス１９の中の書込みポイントの先頭アドレス（ｂ
０〜ｂ２１とマークされた）の最上位部、例えばビット
ｂ１１〜ｂ２１をアドレスバスの最下位ビットＡＤ０の
値としてｂ１１をセットし、次の最下位ビットＡＤ１の
値としてｂ１２をセットするなどのようにしてセットす
ることにより確定される。書込みポイントの先頭アドレ
スの最下位部分は、この場合ビットｂ０〜ｂ１０がデー
タバス１０ｂの最下位ビットＤ０の値としてｂ０をデー
タバス１９ｂにセットし、データバスの次の最下位ビッ
トＤ１の値としてｂ１をセットするなどのようにしてセ
ットされる。本発明の範囲内でもう一つ別の方法、例え
ばデータバス１９ｂに最上位セクションをセットし、ア
ドレスバス１９ａに最下位セクションをセットするよう
にして先頭アドレスを示すことも可能であることは明白
である。次に、アドレス・ストローブライン１９ｃ（A
S、Address Strobe) をアクティブ状態、本例では論理
０の状態、になるようにセットする。この段階で、例え
ばアドレスバス１９ａに配置されたアドレス情報が行ア
ドレスバッファ２１ａへ転送され、これに対応して、デ
ータバス１９ｂに配置されたアドレス情報が行アドレス
バッファ２１ｂへ転送されるようにして、アドレスバス
１９ａとデータバス１９ｂに配置されたアドレス情報は
行アドレスバッファ２１ａと列アドレスバッファ２１ｂ
へ転送される。アドレスバス１９ａのアドレスを列アド
レスの中へシフトすることができ、それに対応して、デ
ータライン１９ｂのアドレスを行アドレスの中へシフト
することができることは明白である。更に、この実施態
様では、ブロックが、例えば１６ビットのような一定の
サイズを持っていると仮定されている。この場合、ＳＤ
ＲＡＭメモリへそのブロックサイズで別個にデータを伝
送する必要はない。本発明の範囲内で、本明細書に提示
されたサイズ以外のブロックサイズを設けることも可能
である。しかし、このブロックサイズは２の累乗（４、
８、１６、３２）であることが望ましい。
様に基づくＳＤＲＡＭメモリ３の機能について説明す
る。一例として、ＳＤＲＡＭメモリは、１６ビットの幅
を持つワードで組織されたメモリからなる６４Ｍｂｉｔ
（メガビット）すなわちほぼ４００万ワードを有するも
のと仮定する。したがって、好適には、２０４８行と２
０４８列（２０４８×２０４８）からなるマトリックス
の中に各要素が１６ビットを含むようにメモリ・マトリ
ックスが配置される。したがって、行のアドレス指定を
行うのに１１ビットを必要とし、同様に列のアドレス指
定を行うのに１１ビットを必要とする。このようなＳＤ
ＲＡＭメモリは、例えば１１本のアドレスライン、１６
本のデータライン、１本のアドレス・ストローブライン
１９ｃおよび１本のクロックライン１９ｄを必要とす
る。データは、好適には、以下のように書き込まれる。
すなわち、ＳＤＲＡＭメモリ３の中で、所望の書込みポ
イントの先頭アドレスがアドレスバス１９ａとデータバ
ス１９ｂにセットされる。このアドレスは、例えばアド
レスバス１９の中の書込みポイントの先頭アドレス（ｂ
０〜ｂ２１とマークされた）の最上位部、例えばビット
ｂ１１〜ｂ２１をアドレスバスの最下位ビットＡＤ０の
値としてｂ１１をセットし、次の最下位ビットＡＤ１の
値としてｂ１２をセットするなどのようにしてセットす
ることにより確定される。書込みポイントの先頭アドレ
スの最下位部分は、この場合ビットｂ０〜ｂ１０がデー
タバス１０ｂの最下位ビットＤ０の値としてｂ０をデー
タバス１９ｂにセットし、データバスの次の最下位ビッ
トＤ１の値としてｂ１をセットするなどのようにしてセ
ットされる。本発明の範囲内でもう一つ別の方法、例え
ばデータバス１９ｂに最上位セクションをセットし、ア
ドレスバス１９ａに最下位セクションをセットするよう
にして先頭アドレスを示すことも可能であることは明白
である。次に、アドレス・ストローブライン１９ｃ（A
S、Address Strobe) をアクティブ状態、本例では論理
０の状態、になるようにセットする。この段階で、例え
ばアドレスバス１９ａに配置されたアドレス情報が行ア
ドレスバッファ２１ａへ転送され、これに対応して、デ
ータバス１９ｂに配置されたアドレス情報が行アドレス
バッファ２１ｂへ転送されるようにして、アドレスバス
１９ａとデータバス１９ｂに配置されたアドレス情報は
行アドレスバッファ２１ａと列アドレスバッファ２１ｂ
へ転送される。アドレスバス１９ａのアドレスを列アド
レスの中へシフトすることができ、それに対応して、デ
ータライン１９ｂのアドレスを行アドレスの中へシフト
することができることは明白である。更に、この実施態
様では、ブロックが、例えば１６ビットのような一定の
サイズを持っていると仮定されている。この場合、ＳＤ
ＲＡＭメモリへそのブロックサイズで別個にデータを伝
送する必要はない。本発明の範囲内で、本明細書に提示
されたサイズ以外のブロックサイズを設けることも可能
である。しかし、このブロックサイズは２の累乗（４、
８、１６、３２）であることが望ましい。
【００１７】行アドレスバッファ２１ａから、アドレス
情報が行セレクタ２２の中へ転送され、このセレクタ２
２を用いてメモリ・マトリックス２０から目的領域に対
応するメモリセルの行が選択される。これに対応して、
列アドレスバッファ２１ｂからアドレスが列セレクタ２
３へ転送され、このセレクタ２３によって、メモリ・マ
トリックス２０から対応する列が選択される。列セレク
タの４つの最下位ビットがカウンタ２１ｃの出力から生
成される。アドレス・ストローブライン１９ｃのアクテ
ィブバリュー（active value）を用いてこのカウンタは
ゼロにセットされ、カウンタの出力は値０を持つ。次の
段階で、ＳＤＲＡＭメモリ３の中に格納される対象ブロ
ックについての第１の情報がデータバス１９ｂにセット
される。本例では、アドレスバス１９ｂの幅は１６ビッ
トすなわち２バイトであり、ブロックの２バイトを同じ
書込み動作によって格納することができる。
情報が行セレクタ２２の中へ転送され、このセレクタ２
２を用いてメモリ・マトリックス２０から目的領域に対
応するメモリセルの行が選択される。これに対応して、
列アドレスバッファ２１ｂからアドレスが列セレクタ２
３へ転送され、このセレクタ２３によって、メモリ・マ
トリックス２０から対応する列が選択される。列セレク
タの４つの最下位ビットがカウンタ２１ｃの出力から生
成される。アドレス・ストローブライン１９ｃのアクテ
ィブバリュー（active value）を用いてこのカウンタは
ゼロにセットされ、カウンタの出力は値０を持つ。次の
段階で、ＳＤＲＡＭメモリ３の中に格納される対象ブロ
ックについての第１の情報がデータバス１９ｂにセット
される。本例では、アドレスバス１９ｂの幅は１６ビッ
トすなわち２バイトであり、ブロックの２バイトを同じ
書込み動作によって格納することができる。
【００１８】次の段階で、アドレス・ストローブライン
１９ｃが非アクティブ状態（non-active state）、本例
では論理１の状態にセットされる。一般的には、１００
MHzのＳＤＲＡＭ回路で、上に示したメモリアドレスの
セレクタ２２、２３への転送は３クロック・シーケンス
の間続く。したがって、アドレス・ストローブライン１
９ｃの状態は３クロック・シーケンスの間アクティブ
（active）に維持される。クロック信号はクロックライ
ン１９ｄ（ＣＬＫ）を介して制御論理回路２１へ伝送さ
れる。このクロックラインはまたＳＤＲＡＭメモリ３の
内部タイミングの大部分を処理する。制御論理回路２１
はデータバッファ２４のための制御信号を生成し、デー
タバッファ２４にデータの転送方向を指定する（リード
／ライト）。情報が書き込まれると、データバス１９ｂ
からメモリ・マトリックス２０への方向が方向データと
してセットされ、そこで、例えばクロック信号の立上り
と立下りに基づいてメモリ・マトリックス２０へ情報が
転送される。実際に、データバッファ２４は２つの別個
のバスバッファから構成され、この２つのバスバッファ
の方向は互いに正反対で、双方のバッファはいわゆるス
リーステート出力が与えられる。出力がアクティブでな
いときこのようなスリーステート出力をフローティング
状態にセットすることができる。したがって、公知のよ
うに、同じデータバス１９ｂを利用してリード／ライト
の双方を行うことが可能になる。
１９ｃが非アクティブ状態（non-active state）、本例
では論理１の状態にセットされる。一般的には、１００
MHzのＳＤＲＡＭ回路で、上に示したメモリアドレスの
セレクタ２２、２３への転送は３クロック・シーケンス
の間続く。したがって、アドレス・ストローブライン１
９ｃの状態は３クロック・シーケンスの間アクティブ
（active）に維持される。クロック信号はクロックライ
ン１９ｄ（ＣＬＫ）を介して制御論理回路２１へ伝送さ
れる。このクロックラインはまたＳＤＲＡＭメモリ３の
内部タイミングの大部分を処理する。制御論理回路２１
はデータバッファ２４のための制御信号を生成し、デー
タバッファ２４にデータの転送方向を指定する（リード
／ライト）。情報が書き込まれると、データバス１９ｂ
からメモリ・マトリックス２０への方向が方向データと
してセットされ、そこで、例えばクロック信号の立上り
と立下りに基づいてメモリ・マトリックス２０へ情報が
転送される。実際に、データバッファ２４は２つの別個
のバスバッファから構成され、この２つのバスバッファ
の方向は互いに正反対で、双方のバッファはいわゆるス
リーステート出力が与えられる。出力がアクティブでな
いときこのようなスリーステート出力をフローティング
状態にセットすることができる。したがって、公知のよ
うに、同じデータバス１９ｂを利用してリード／ライト
の双方を行うことが可能になる。
【００１９】クロック信号によって、カウンタ２１ｃも
１だけ増え、新しいアドレスが列セレクタ２３へ伝送さ
れる。次に、転送対象ブロックの次のデータ、この場合
第３と第４バイト、がデータバス１９ｂに書き込まれ
る。書込み後データはメモリ・マトリックス２０の中に
格納される。上に示した方法でブロック全体が転送され
てしまうまでこの手順が続けられる。本例では、１６バ
イトのブロック転送に８個の書込みシーケンスを必要と
し、得られる全長は、図４のタイミングプランでわかる
ように１１クロック・シーケンスである。
１だけ増え、新しいアドレスが列セレクタ２３へ伝送さ
れる。次に、転送対象ブロックの次のデータ、この場合
第３と第４バイト、がデータバス１９ｂに書き込まれ
る。書込み後データはメモリ・マトリックス２０の中に
格納される。上に示した方法でブロック全体が転送され
てしまうまでこの手順が続けられる。本例では、１６バ
イトのブロック転送に８個の書込みシーケンスを必要と
し、得られる全長は、図４のタイミングプランでわかる
ように１１クロック・シーケンスである。
【００２０】ＳＤＲＡＭメモリ３からのデータの読出し
は、主として上に示した原則に従う。最も実質的な差異
はリード／ライトライン１９ｆの状態が別の状態になっ
てセットされていることである、本例では、論理１の状
態にセットされている。そのため、データの書込み状況
と比較するとデータの転送方向がデータバッファ２４の
中で反対方向になっている。上に示したようにアドレス
バス１９ａとデータバス１９ｂに読み出す対象データの
先頭アドレスがセットされる。アドレス情報が行セレク
タ２２と列セレクタ２３へ転送されてしまうまでアドレ
ス・ストローブライン１９ｃもアクティブ状態にセット
され、カウンタ２１ｃがリセットされる。続いて、アド
レス・ストローブライン１９ｃが非アクティブ状態にセ
ットされ、その後、制御論理回路２１を用いてメモリ・
マトリックス２０からデータバッファ２４の出力へのデ
ータ転送が制御され、データバス１９ｂからデータを読
み出すことができる。このデータは例えばクロック・イ
ンパルスの立下り時に読み取られる。クロック・インパ
ルスの立下りか立上りのいずれかの際に、カウンタ２１
ｃは再度１だけ増え、メモリ・マトリックス２０から次
のデータを検索することができる。本例では、ブロック
の読出し動作は、全部で１１クロック・シーケンスを必
要とする。
は、主として上に示した原則に従う。最も実質的な差異
はリード／ライトライン１９ｆの状態が別の状態になっ
てセットされていることである、本例では、論理１の状
態にセットされている。そのため、データの書込み状況
と比較するとデータの転送方向がデータバッファ２４の
中で反対方向になっている。上に示したようにアドレス
バス１９ａとデータバス１９ｂに読み出す対象データの
先頭アドレスがセットされる。アドレス情報が行セレク
タ２２と列セレクタ２３へ転送されてしまうまでアドレ
ス・ストローブライン１９ｃもアクティブ状態にセット
され、カウンタ２１ｃがリセットされる。続いて、アド
レス・ストローブライン１９ｃが非アクティブ状態にセ
ットされ、その後、制御論理回路２１を用いてメモリ・
マトリックス２０からデータバッファ２４の出力へのデ
ータ転送が制御され、データバス１９ｂからデータを読
み出すことができる。このデータは例えばクロック・イ
ンパルスの立下り時に読み取られる。クロック・インパ
ルスの立下りか立上りのいずれかの際に、カウンタ２１
ｃは再度１だけ増え、メモリ・マトリックス２０から次
のデータを検索することができる。本例では、ブロック
の読出し動作は、全部で１１クロック・シーケンスを必
要とする。
【００２１】図１は、１００MHz のクロック周波数で機
能する従来技術のＳＤＲＡＭメモリのタイミングプラン
を図示するものである。同じバスを介して行アドレスと
列アドレスを伝送するのでアドレス転送は６クロック・
シーケンスを必要とする。本発明による解決策を用いる
と、ＳＤＲＡＭメモリのアクセススピードを十分に上げ
ることができる。例えば、１６ビットのデータバスを使
用するとき、１６バイトのブロック転送には従来技術の
ＳＤＲＡＭメモリで１４クロック・シーケンスを必要と
するが、上に示したように本発明によるＳＤＲＡＭメモ
リ３では１６バイトのブロック転送を行うのに１１クロ
ック・シーケンスで十分である。この場合、スピードの
増加率はほぼ３０％となる。３２ビット（４バイト）の
データバスを用いる場合、従来技術のＳＤＲＡＭメモリ
では１０クロック・シーケンスを要するが、本発明によ
るＳＤＲＡＭメモリ３では１６バイトのブロック転送を
行うのに７クロック・シーケンスで十分である。この場
合、スピードの増加率はほぼ４３％となる。すなわちス
ピードはほとんど２倍となり、いくつかのアプリケーシ
ョンでは十分な性能の向上が達成される。
能する従来技術のＳＤＲＡＭメモリのタイミングプラン
を図示するものである。同じバスを介して行アドレスと
列アドレスを伝送するのでアドレス転送は６クロック・
シーケンスを必要とする。本発明による解決策を用いる
と、ＳＤＲＡＭメモリのアクセススピードを十分に上げ
ることができる。例えば、１６ビットのデータバスを使
用するとき、１６バイトのブロック転送には従来技術の
ＳＤＲＡＭメモリで１４クロック・シーケンスを必要と
するが、上に示したように本発明によるＳＤＲＡＭメモ
リ３では１６バイトのブロック転送を行うのに１１クロ
ック・シーケンスで十分である。この場合、スピードの
増加率はほぼ３０％となる。３２ビット（４バイト）の
データバスを用いる場合、従来技術のＳＤＲＡＭメモリ
では１０クロック・シーケンスを要するが、本発明によ
るＳＤＲＡＭメモリ３では１６バイトのブロック転送を
行うのに７クロック・シーケンスで十分である。この場
合、スピードの増加率はほぼ４３％となる。すなわちス
ピードはほとんど２倍となり、いくつかのアプリケーシ
ョンでは十分な性能の向上が達成される。
【００２２】ダイナミックメモリはまた、メモリに格納
された情報を維持するために使われるいわゆるリフレッ
シュ論理回路を必要とする。このリフレッシュ論理回路
の機能は公知であり、本発明による解決策の理解という
点から見ると重要な問題ではない。したがって、説明を
簡明にするためにリフレッシュ論理回路とその機能につ
いての説明は本明細書では行わない。
された情報を維持するために使われるいわゆるリフレッ
シュ論理回路を必要とする。このリフレッシュ論理回路
の機能は公知であり、本発明による解決策の理解という
点から見ると重要な問題ではない。したがって、説明を
簡明にするためにリフレッシュ論理回路とその機能につ
いての説明は本明細書では行わない。
【００２３】ＳＤＲＡＭメモリ３と関連して本発明を以
上説明してきたが、従来のＤＲＡＭメモリと関連して本
発明を適用することも可能である。その場合、上に示し
た原則に従うことによってアドレス転送にデータバスを
利用することができる。ダイナミックメモリ以外に、本
明細書において上に示した行アドレスと列アドレスの使
用に基づいてメモリのアドレス指定を行うような他のメ
モリ回路においても本発明を用いることができる。その
ようなメモリインターフェースを装備したメモリ回路
は、フラッシュメモリで、またマスクプログラマブル・
リードオンリーメモリ（ＲＯＭ）でも実現できる。本発
明によるメモリアドレス指定は、開発中の高速ダイナミ
ックメモリ（ＤＤＲ、ダブルデータレートＤＲＡＭ）に
おいてもまた適用することができる。
上説明してきたが、従来のＤＲＡＭメモリと関連して本
発明を適用することも可能である。その場合、上に示し
た原則に従うことによってアドレス転送にデータバスを
利用することができる。ダイナミックメモリ以外に、本
明細書において上に示した行アドレスと列アドレスの使
用に基づいてメモリのアドレス指定を行うような他のメ
モリ回路においても本発明を用いることができる。その
ようなメモリインターフェースを装備したメモリ回路
は、フラッシュメモリで、またマスクプログラマブル・
リードオンリーメモリ（ＲＯＭ）でも実現できる。本発
明によるメモリアドレス指定は、開発中の高速ダイナミ
ックメモリ（ＤＤＲ、ダブルデータレートＤＲＡＭ）に
おいてもまた適用することができる。
【００２４】次に、異なるプロセッサＭＰＵ、ＤＳＰと
ディスプレイドライバ６ａ、７ａを用いてＳＤＲＡＭメ
モリ３をアドレス指定する状況での、図２による電子装
置１の機能について簡単に説明する。ＳＤＲＡＭメモリ
３は、Ox40000000〜Ox407fffffのアドレス領域にあるメ
モリ空間に配置された８メガバイトのメモリ回路である
と仮定されている。この領域でOxの部分は１６基数すな
わち１６進数を示す。このメモリ空間の中で、ＳＤＲＡ
Ｍメモリ３の別個のメモリ領域が各プロセッサＭＰＵ、
ＤＳＰとディスプレイ・ドライバ６ａ、７ａ用として例
えば次のように割り当てられる。第１のプロセッサＭＰ
Ｕ用としてメモリ領域Ox40000000〜Ox401fffff、第２の
プロセッサＤＳＰ用としてメモリ領域Ox40200000〜Ox40
3fffff、第１のディスプレイ・ドライバ６ａ用としてメ
モリ領域Ox40400000〜Ox405fffffおよび第２のディスプ
レイ・ドライバ７ａ用としてメモリ領域Ox40600000〜Ox
407fffff。これらのアドレスの中で、９つの最上位ビッ
トＡＤ２３〜ＡＤ３１の値は常に0100 0000 0 で同じで
あり、この値はアドレス符号化論理回路ＣＳにおいて、
ＳＤＲＡＭメモリ３の選択ライン１９ｅがアクティブ状
態、例えば論理０状態にセットされるという効果を持っ
ている。
ディスプレイドライバ６ａ、７ａを用いてＳＤＲＡＭメ
モリ３をアドレス指定する状況での、図２による電子装
置１の機能について簡単に説明する。ＳＤＲＡＭメモリ
３は、Ox40000000〜Ox407fffffのアドレス領域にあるメ
モリ空間に配置された８メガバイトのメモリ回路である
と仮定されている。この領域でOxの部分は１６基数すな
わち１６進数を示す。このメモリ空間の中で、ＳＤＲＡ
Ｍメモリ３の別個のメモリ領域が各プロセッサＭＰＵ、
ＤＳＰとディスプレイ・ドライバ６ａ、７ａ用として例
えば次のように割り当てられる。第１のプロセッサＭＰ
Ｕ用としてメモリ領域Ox40000000〜Ox401fffff、第２の
プロセッサＤＳＰ用としてメモリ領域Ox40200000〜Ox40
3fffff、第１のディスプレイ・ドライバ６ａ用としてメ
モリ領域Ox40400000〜Ox405fffffおよび第２のディスプ
レイ・ドライバ７ａ用としてメモリ領域Ox40600000〜Ox
407fffff。これらのアドレスの中で、９つの最上位ビッ
トＡＤ２３〜ＡＤ３１の値は常に0100 0000 0 で同じで
あり、この値はアドレス符号化論理回路ＣＳにおいて、
ＳＤＲＡＭメモリ３の選択ライン１９ｅがアクティブ状
態、例えば論理０状態にセットされるという効果を持っ
ている。
【００２５】第１のプロセッサＭＰＵがＳＤＲＡＭメモ
リ３からデータを読み出しているとき、第１のプロセッ
サによって、アドレスバスの中の検索対象データのアド
レスがセットされる。ＳＤＲＡＭメモリ３用として割り
当てられたメモリ領域の中にアドレスが存在することが
アドレス符号化論理回路ＣＳによって検出され、そこ
で、本発明の好ましい実施態様によるＳＤＲＡＭメモリ
３へのアドレス伝送をもたらす変換がアドレス符号化論
理回路ＣＳによって行われる。本例では、アドレス符号
化論理回路ＣＳが、第１のプロセッサＭＰＵによって示
されるアドレスの最上位ビットｂ１１〜ｂ２１をアドレ
スバスのビットＡＤ０〜ＡＤ１０へセットし、最下位ビ
ットｂ０〜ｂ１０をデータバスのビットＤ０〜Ｄ１０へ
セットする。更に、アドレス符号化論理回路ＣＳはＳＤ
ＲＡＭメモリ３の選択ライン１９ｅをアクティブ状態に
セットする。本例では、アドレス符号化論理回路ＣＳは
また３クロック・シーケンスの継続時間の間アドレス・
ストローブライン１９ｃをアクティブ状態にセットす
る。その場合、アドレス情報がＳＤＲＡＭメモリ３のセ
レクタ２２、２３へ転送され情報の読出しを行うことが
できる。クロック信号によって同期が行われ、第１のプ
ロセッサのキャッシュメモリＣＡＣＨＥへ読出しが行わ
れる。主として対応する方法でＳＤＲＡＭメモリ３に書
込みも行われる。第１のプロセッサＭＰＵによって、キ
ャッシュメモリＣＡＣＨＥに情報が書き込まれ、ＳＤＲ
ＡＭメモリ３のブロックの記憶場所の先頭アドレスがア
ドレス符号化論理回路ＣＳへ伝送される。アドレス符号
化論理回路ＣＳによってこのアドレスはＳＤＲＡＭメモ
リ３のアドレスバス１９ａとデータバス１９ｂへ転送さ
れる。
リ３からデータを読み出しているとき、第１のプロセッ
サによって、アドレスバスの中の検索対象データのアド
レスがセットされる。ＳＤＲＡＭメモリ３用として割り
当てられたメモリ領域の中にアドレスが存在することが
アドレス符号化論理回路ＣＳによって検出され、そこ
で、本発明の好ましい実施態様によるＳＤＲＡＭメモリ
３へのアドレス伝送をもたらす変換がアドレス符号化論
理回路ＣＳによって行われる。本例では、アドレス符号
化論理回路ＣＳが、第１のプロセッサＭＰＵによって示
されるアドレスの最上位ビットｂ１１〜ｂ２１をアドレ
スバスのビットＡＤ０〜ＡＤ１０へセットし、最下位ビ
ットｂ０〜ｂ１０をデータバスのビットＤ０〜Ｄ１０へ
セットする。更に、アドレス符号化論理回路ＣＳはＳＤ
ＲＡＭメモリ３の選択ライン１９ｅをアクティブ状態に
セットする。本例では、アドレス符号化論理回路ＣＳは
また３クロック・シーケンスの継続時間の間アドレス・
ストローブライン１９ｃをアクティブ状態にセットす
る。その場合、アドレス情報がＳＤＲＡＭメモリ３のセ
レクタ２２、２３へ転送され情報の読出しを行うことが
できる。クロック信号によって同期が行われ、第１のプ
ロセッサのキャッシュメモリＣＡＣＨＥへ読出しが行わ
れる。主として対応する方法でＳＤＲＡＭメモリ３に書
込みも行われる。第１のプロセッサＭＰＵによって、キ
ャッシュメモリＣＡＣＨＥに情報が書き込まれ、ＳＤＲ
ＡＭメモリ３のブロックの記憶場所の先頭アドレスがア
ドレス符号化論理回路ＣＳへ伝送される。アドレス符号
化論理回路ＣＳによってこのアドレスはＳＤＲＡＭメモ
リ３のアドレスバス１９ａとデータバス１９ｂへ転送さ
れる。
【００２６】アドレス符号化論理回路ＣＳによって、所
定の期間アドレス・ストローブライン１９ｃがアクティ
ブ状態にセットされ、その後、格納対象となるブロック
の第１の情報（本例では２バイト）が、キャッシュメモ
リＣＡＣＨＥからＳＤＲＡＭメモリ３のデータバスへ転
送され、リード／ライトライン１９ｆが所定の期間アク
ティブ状態、例えば論理０の状態にセットされる。そこ
で、データバッファ２４によってメモリ・マトリックス
２０へ情報が転送される。ＳＤＲＡＭメモリ３のカウン
タ２１ｃが１だけ増え、次の情報が上記の方法で書き込
まれる。第２のプロセッサＤＳＰとディスプレードライ
バ６ａ、７ａについては、対応する方法でデータがＳＤ
ＲＡＭメモリ３から読み出されＳＤＲＡＭメモリ３へ書
き込まれる。
定の期間アドレス・ストローブライン１９ｃがアクティ
ブ状態にセットされ、その後、格納対象となるブロック
の第１の情報（本例では２バイト）が、キャッシュメモ
リＣＡＣＨＥからＳＤＲＡＭメモリ３のデータバスへ転
送され、リード／ライトライン１９ｆが所定の期間アク
ティブ状態、例えば論理０の状態にセットされる。そこ
で、データバッファ２４によってメモリ・マトリックス
２０へ情報が転送される。ＳＤＲＡＭメモリ３のカウン
タ２１ｃが１だけ増え、次の情報が上記の方法で書き込
まれる。第２のプロセッサＤＳＰとディスプレードライ
バ６ａ、７ａについては、対応する方法でデータがＳＤ
ＲＡＭメモリ３から読み出されＳＤＲＡＭメモリ３へ書
き込まれる。
【００２７】ＳＤＲＡＭメモリ３およびおそらく他のメ
モリ手段ＭＥＭも共有している電子装置１において、ア
ドレス符号化論理回路ＣＳは、好適には、異なるプロセ
ッサＭＰＵ、ＤＳＰ、ディスプレイドライバ６ａ、７ａ
などの間の同時的リード／ライト動作に優先順位を与え
る役割を果たす。したがって、アドレス符号化論理回路
ＣＳは、待機するように用意されている手段ＭＰＵ、Ｄ
ＳＰ、７ａ、７ｂに対して待機ライン（ＷＡＩＴ、図示
せず）などをアクティブ状態にセットする。この待機ラ
インが非アクティブ状態にセットされると、手段ＭＰ
Ｕ、ＤＳＰ、７ａ、７ｂなどは割り当てられたメモリ３
（ＭＥＭ）に対してデータを伝送することができる。従
来技術による方法と比較すると、本発明による方法はこ
のような待機時間を十分に短縮するものである。
モリ手段ＭＥＭも共有している電子装置１において、ア
ドレス符号化論理回路ＣＳは、好適には、異なるプロセ
ッサＭＰＵ、ＤＳＰ、ディスプレイドライバ６ａ、７ａ
などの間の同時的リード／ライト動作に優先順位を与え
る役割を果たす。したがって、アドレス符号化論理回路
ＣＳは、待機するように用意されている手段ＭＰＵ、Ｄ
ＳＰ、７ａ、７ｂに対して待機ライン（ＷＡＩＴ、図示
せず）などをアクティブ状態にセットする。この待機ラ
インが非アクティブ状態にセットされると、手段ＭＰ
Ｕ、ＤＳＰ、７ａ、７ｂなどは割り当てられたメモリ３
（ＭＥＭ）に対してデータを伝送することができる。従
来技術による方法と比較すると、本発明による方法はこ
のような待機時間を十分に短縮するものである。
【００２８】本発明は、上記の実施態様のみに限定され
るものではなく、添付の請求項の範囲内で変更すること
ができるものである。
るものではなく、添付の請求項の範囲内で変更すること
ができるものである。
【図１】従来技術によるＳＤＲＡＭメモリのリード／ラ
イト動作をタイミング図で示す図である。
イト動作をタイミング図で示す図である。
【図２】本発明による方法とＳＤＲＡＭメモリを適用で
きる電子装置を示す図である。
きる電子装置を示す図である。
【図３】本発明の有利な実施態様に基づくＳＤＲＡＭメ
モリを簡略化したブロック図で示す図である。
モリを簡略化したブロック図で示す図である。
【図４】図３によるＳＤＲＡＭメモリのリード／ライト
動作をタイミング図で示す図である。
動作をタイミング図で示す図である。
３…メモリ １９ａ…アドレスバス １９ｂ…データバス １９ｃ…アドレスストローブライン １９ｄ…クロックライン １９ｆ…リード／ライトライン ２０…メモリマトリックス ２１ａ…行アドレスバッファ ２１ｂ…列アドレスバッファ ２１ｃ…カウンタ ２２…行セレクタ ２３…列セレクタ ２４…データバッファ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルック，リッポネン フィンランド国，エフイーエン−33720 タムペレ，シモ カーリオン カトゥ １ アー ２ (72)発明者 ヤールノ，クヌーティラ フィンランド国，エフイーエン−33720 タムペレ，マッティ タピオン カトゥ １ エフ 17
Claims (12)
- 【請求項１】 情報をリード／ライトするためにメモリ
（３）へアドレスを伝送する方法であって、メモリ
（３）が情報を格納するためのメモリセルと、アドレス
バス（１９ａ）と、データバス（１９ｂ）とを有する方
法において、前記アドレスの一部を前記アドレスバス
（１９ａ）を介して伝送し、前記アドレスの一部を前記
データバス（１９ｂ）を介して伝送することを特徴とす
る方法。 - 【請求項２】 メモリセル・マトリックス（２０）の中
に前記メモリセルを配列し、該メモリセルを行アドレス
と列アドレスによってアドレス指定を行う方法であっ
て、該行アドレスを前記アドレスバス（１９ａ）を介し
て伝送し、該列アドレスを前記データバス（１９ｂ）を
介して伝送するか、あるいは、該列アドレスを前記アド
レスバス（１９ａ）を介して伝送し、該行アドレスを前
記データバス（１９ｂ）を介して伝送することを特徴と
する請求項１記載の方法。 - 【請求項３】 前記行アドレスと前記列アドレスとをほ
ぼ同時に伝送することを特徴とする請求項１または２記
載の方法。 - 【請求項４】 １本のアドレス・ストローブライン（１
９ｃ）を使用して前記アドレスバス（１９ａ）とデータ
バス（１９ｂ）から前記メモリ（３）へアドレス情報を
転送することを特徴とする請求項１、２または３のいず
れか一項に記載の方法。 - 【請求項５】 使用する前記メモリ（３）がダイナミッ
クメモリであることを特徴とする請求項１乃至４のいず
れか一項に記載の方法。 - 【請求項６】 情報を格納するためのメモリセル並びに
アドレスバス（１９ａ）とデータバス（１９ｂ）を有す
るメモリ（３）であって、一部を前記アドレスバス（１
９ａ）を介して、また、一部を前記データバス（１９
ｂ）を介してアドレスを伝送する手段（１９ｃ、２１）
を有することを特徴とするメモリ。 - 【請求項７】 メモリセル・マトリックス（２０）と行
アドレスによって前記メモリセル・マトリックスの行の
アドレス指定を行い、また、列アドレスによって列のア
ドレス指定を行うための手段（２２，２３）とを有する
メモリ（３）であって、前記アドレスを伝送する前記手
段（１９ｃ、２１）が、 前記アドレスバス（１９ａ）を介して前記行アドレスを
伝送する手段（２１）と、前記データバス（１９ｂ）を
介して前記列アドレスを伝送する手段（２２、２３）、
あるいは前記アドレスバス（１９ｃ）を介して前記列ア
ドレスを伝送する手段（２１）と、前記データバス（１
９ｂ）を介して前記行アドレスを伝送する手段（２２、
２３）とを有することを特徴とする請求項６記載のメモ
リ。 - 【請求項８】 前記アドレスを伝送する前記手段が、前
記行アドレスと前記列アドレスとをほぼ同時に伝送する
手段（２１）を有することを特徴とする請求項６または
７記載のメモリ。 - 【請求項９】 ダイナミックメモリであることを特徴と
する請求項６、７または８いずれか一項に記載のメモ
リ。 - 【請求項１０】 同期ダイナミックメモリ（ＳＤＲＡ
Ｍ）であることを特徴とする請求項９記載のメモリ。 - 【請求項１１】 情報を格納するためのメモリセル並び
にアドレスバス（１９ａ）とデータバス（１９ｂ）を有
するメモリ（３）用のメモリインターフェース（１９）
であって、一部を前記アドレスバス（１９ａ）を介し
て、また、一部を前記データバス（１９ｂ）を介して、
前記メモリ（３）へアドレスを伝送する手段（１９ｃ、
２１）を有することを特徴とするメモリインターフェー
ス。 - 【請求項１２】 情報を格納するためのメモリセルを有
するメモリ（３）と、アドレスバス（１９ａ）とデータ
バス（１９ｂ）とを有する通信装置（１）であって、一
部を前記アドレスバス（１９ａ）を介して、一部を前記
データバス（１９ｂ）を介して前記メモリ（３）へアド
レスを伝送する手段（１９ｃ、２１）も有することを特
徴とする通信装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FI982374A FI982374A (fi) | 1998-11-02 | 1998-11-02 | Muistiliityntä |
| FI982374 | 1998-11-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000181854A true JP2000181854A (ja) | 2000-06-30 |
Family
ID=8552831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11312557A Pending JP2000181854A (ja) | 1998-11-02 | 1999-11-02 | メモリへアドレスを伝送する方法およびメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6598116B1 (ja) |
| EP (1) | EP1001350A3 (ja) |
| JP (1) | JP2000181854A (ja) |
| KR (1) | KR20000035167A (ja) |
| FI (1) | FI982374A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339838B2 (en) | 2002-02-11 | 2008-03-04 | Micron Technology | Method and apparatus for supplementary command bus |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6112287A (en) * | 1993-03-01 | 2000-08-29 | Busless Computers Sarl | Shared memory multiprocessor system using a set of serial links as processors-memory switch |
| US7376092B2 (en) * | 2002-04-03 | 2008-05-20 | Precache Inc. | Method and apparatus for implementing persistent and reliable message delivery |
| US7177230B1 (en) * | 2005-08-25 | 2007-02-13 | Mediatek Inc. | Memory controller and memory system |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2948159C2 (de) | 1979-11-29 | 1983-10-27 | Siemens AG, 1000 Berlin und 8000 München | Integrierter Speicherbaustein mit wählbaren Betriebsfunktionen |
| US5179687A (en) * | 1987-09-26 | 1993-01-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device containing a cache and an operation method thereof |
| US4939692A (en) * | 1988-09-15 | 1990-07-03 | Intel Corporation | Read-only memory for microprocessor systems having shared address/data lines |
| JPH02177190A (ja) * | 1988-12-28 | 1990-07-10 | Nec Corp | メモリ装置 |
| JP2777247B2 (ja) * | 1990-01-16 | 1998-07-16 | 三菱電機株式会社 | 半導体記憶装置およびキャッシュシステム |
| US5249160A (en) * | 1991-09-05 | 1993-09-28 | Mosel | SRAM with an address and data multiplexer |
| US5430676A (en) * | 1993-06-02 | 1995-07-04 | Rambus, Inc. | Dynamic random access memory system |
| US5634105A (en) * | 1994-07-21 | 1997-05-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device to interface control signals for a DRAM to a SRAM |
| US5537353A (en) * | 1995-08-31 | 1996-07-16 | Cirrus Logic, Inc. | Low pin count-wide memory devices and systems and methods using the same |
| US6215497B1 (en) * | 1998-08-12 | 2001-04-10 | Monolithic System Technology, Inc. | Method and apparatus for maximizing the random access bandwidth of a multi-bank DRAM in a computer graphics system |
| US6130843A (en) * | 1998-09-02 | 2000-10-10 | Micron Technology, Inc. | Method and circuit for providing a memory device having hidden row access and row precharge times |
-
1998
- 1998-11-02 FI FI982374A patent/FI982374A/fi unknown
-
1999
- 1999-10-27 EP EP99660166A patent/EP1001350A3/en not_active Withdrawn
- 1999-11-01 US US09/430,899 patent/US6598116B1/en not_active Expired - Fee Related
- 1999-11-02 JP JP11312557A patent/JP2000181854A/ja active Pending
- 1999-11-02 KR KR1019990048179A patent/KR20000035167A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339838B2 (en) | 2002-02-11 | 2008-03-04 | Micron Technology | Method and apparatus for supplementary command bus |
Also Published As
| Publication number | Publication date |
|---|---|
| US6598116B1 (en) | 2003-07-22 |
| EP1001350A3 (en) | 2004-01-02 |
| EP1001350A2 (en) | 2000-05-17 |
| FI982374A (fi) | 2000-06-21 |
| FI982374A0 (fi) | 1998-11-02 |
| KR20000035167A (ko) | 2000-06-26 |
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