JPS607306B2 - 逐次記憶インタ−フエ−ス装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、逐次記憶機構を、データ処理装置の入出力（
１／０）母線に結合するための、逐次記憶インターフェ
ース装置に関する。

逐次記憶機構ないし装置は、データ記憶位置をランダム
な方法ではアクセスできず、その代りに希望する記憶装
置に到達するまで、次々に記憶位置を順次アクセスしな
ければならない。

逐次記憶機構の例は、磁気ディスク装置、磁気テープ装
置、磁気バルブ記憶装置および電荷結合形（ＣＣＤ）記
憶装置である。

この種記憶機構をデータ処理装置の１／０母線に結合す
る際に遭遇する大きな問題は、記憶機構が１／０母線の
データ転送速度をオーバーランすることを妨げることで
ある。典型的なシステムにおいて、データ処理装置は、
その１／０母線に結合された多数の周辺装置を有してお
り、異なる数のこれら装置が、異なる時間に１／０母線
の使用を競うことになる。それゆえ、ある時間間隔にお
いて、逐次記憶機構はＸ／○母線を殆んど専用すること
になり、一方他の時間間隔において、逐次記憶機構は１
つまたはそれ以上の周辺装置と１／０母線を分けあって
使用することになる。それゆえ、逐次記憶機構に関する
限り、１／０母線の有効データ転送速度は、典型的には
、他の周辺装置の活動によって、時どき変化する。逐次
記憶機構に対する１／０母線の有効データ転送速度が比
較的低い期間の間、逐次記憶機構は、データが１／０母
線によって処理されるよりも大きな速度で、データを入
力または出力することを試みることになる。これは、デ
ータが失なわれたり、あるいは謀まったデータが記憶機
構によって記憶される好ましからざるオーバーラン状態
である。オーバーランの問題の通常の解決策は、１／０
母線と逐次記憶機構のデータ転送速度の比較的大きな差
を補償するのに充分なデータを、一時記憶するのに充分
な記憶容量を有するデータ・バッファを、逐次記憶機構
と１／０母線の間に設けることである。

それゆえ、かかるデータ・バッファは通常、比較的大き
なサイズまたは容量のものであるか、あるいは少くとも
希望するものよりも大きなものである。場合によっては
、かかるデータ・バッファが、いわゆる先入れ先出し（
Ｆ岬○）記憶機構の形態を取ることが、有利である。

かかるＦＩＦＯ機構の入力および出力のタイミングは、
実質的に互に無関係のものであり、入力および出力のい
ずれか、あるいは両方は、非同期的に作動できる。それ
ゆえ、これらＦび０機構は、複雑なタイミングの間題や
その他の大きな問題に遭遇することなく、あるデータ速
度でデータを受入れ且つ他の速度でデータを放出する能
力を有する。それにもかかわらず、ＦＩＦＯ記憶機構は
「正規の作動状態において遭遇する可能性のある、１／
０母線と逐次記憶機構のデータ速度の最大差を考慮して
、充分なデータを一時的に記憶するに充分なサイズまた
は容量のものでなければならない。また、アレイ・タイ
プのＦＩＦＯ記憶機構の場合、その容量が大きくなれば
なるほど、入力側から出力側へデータが波及するのに必
要な時間が長くなる。Ｆ『０記憶機構が大きくなりすぎ
た場合、この波及時間は、システム全体の性能を低下さ
せる。発明の要約 本発明に従って、逐次記憶機構をデータ処理装置の１／
０母線に結合するために使用される、データ・バッファ
のデータ記憶容量を相当に減少させるためには、逐次記
憶インターフェースに利用できるようにされる１／０母
線の有効データ転送速度を考慮して、逐次記憶機構の作
動スピードを、動的に調節または変動させればよいこと
が発見された。

この発見に従って、本発明の逐次記憶インターフェース
装置は、逐次記憶機構をデータ処理装置の１ノ○母線に
結合するためのデータ転送回路と、このデータ転送回路
のデータ転送活動に応答して逐次記憶インターフェース
装置に対する１／０母線の利用可能性の異なる値につい
て、逐次記憶機構を異なるスピードで作動させるための
、スピード制御回路を有している。理想的または究極的
な場合において、逐次記憶機構の作動スピードが変動さ
せられ、その結果逐次記憶機構のデーダ速度を、１／０
母線によって逐次記憶機構にもたらされる有効データ転
送速度と完全に等しく維持する。

理論的には、このこと５は、逐次記憶機構と１／０母線
の間のあらゆるデータ・バッファリングの必要性を除去
する。しかしながら、さまざまな実際上の理由で、逐次
記憶機構と１／０母線の間に少量のデータ・バッファリ
ングを設けることが、一般的に好ましい。しか０ し、
かかるバッファリングの量は、逐次記憶機構を一定スピ
ードで作動させる場合に必要とされるものよりも、かな
り少くなる。他の特徴としては、本発明の利点を享受す
るためには、逐次記憶機構の作動スピードを、１／Ｏ母
線の有効スピードの全変動範囲にわたって連続的に変化
させることは、実際上必要ないということが挙げられる
。

事実、２種類程度作動スピードが、逐次記憶機構に与え
られているとしても、データ・バッファ・サイズを相当
に減少させることができる。換言すれば、逐次記憶機構
が、１／０母線の有効データ転送速度の上城の高スピー
ド、および１／０母線の有効データ転送速度の下城の低
スピードもこおいて作動させられる場合に、かなり小さ
な記憶容量のデータ・バッファーを使用できる。注意す
べき他の点は、本発明を、全ての逐次記憶機構に適用す
ることはできない、ということである。

たとえば、既存の磁気ディスク装置や磁気テープ装置が
データの読み取りあるいは書き込みプロセスにある時に
、その作動スピードを変化させるのは、実際的でも好ま
しいものでもない。しかしながら、この制限は磁気バル
ブ記憶機横および電荷結合形（ＣＣＤ）記憶機構のよう
な、ある種のより新しいタイプの逐次記憶機構には適用
されない。これら後者のタイプの装置は、記憶される、
あるいは読み取られるデータの配置または精度にいかな
る悪影響もおよぽすことなく、異なったスピードで作動
することができる。これに対する例外は、ＣＣＤ記憶機
構が、記憶されているデータを適切な方法で再生させ続
けるために必要とされる最低限の作動スピードを有する
ことである。しかしながら、かかるＣＣＤ機構を、デー
タのいかなる損傷をも生ずることなく、この最低レベル
以上の異なったスピードで作動させることができる。総
括すると、本発明は、データの記録あるいはデータの再
生すなわち謙取りもこ悪影響を与えずにその作動スピー
ドを変えることのできる、あらゆる逐次記憶機構または
装置と共に、使用できるものである。先行技術 米国特許第３９９７８８２号‘ま「議取りおよび書込み
操作を行なう時に使用される高速クロツクと、アクセス
されていない記憶セルのデータを再生するために使用さ
れる低速クロックとを有する電荷結合形（ＣＣＤ）記憶
システムを説明している。

データ・バッファリングについては、何の記載もなく、
また１／０母線のデータ転送速度の異なる値について、
異なる作動スピードを使用することについても何ら記載
していない。米国特許第４０８４１５４号は、電荷結合
形（ＣＣＤ）メモリ・システムを説明しており、この場
合ＣＣＤアレイの異なる部分が、クロック・パルスのバ
ーストによって連続的に再生され、これによってあらゆ
る所定の瞬間において、わずかな数のＣＣＤレジスタの
みが再生されることになる。

ＣＣＤシステムと１／０母線との間のデータ・バッファ
リングについての特別な記載は何もなく、また１／０母
線の有効データ転送速度の関数として、ＣＣＤの作動ス
ピードを変化させることについても何も記載していない
。ジヨン・Ｂ・ビートマン（ＪｏｈｎＢ．Ｐｅａｔｍａ
ｎ）署、マクグロー・ヒル・ブラック・カンパニー（Ｍ
ｃＧｒａｗＨｉｌｌ舷ｏｋＣＯ．）発行の刊行物“マイ
クロコンピュータを基礎にしたデザイン（Ｍｉｃｒｏｃ
ｏｍｐｕｔｅｒＢａｓｅｄＤｅｓｉｇｎ）’’の第２１
４頁乃至第２１９頁には、データ・バッファリングのた
めに先入れ先出し（ＦＩＦＯ）記憶装置が使用されるこ
とが、槍閑居的に説明されている。

逐次記憶機構と共にＦＩＦＯ記憶機構を使用すること、
あるいは逐次記憶機構の作動スピードを変化させること
については、何も特別な記載がない。米国特許第４０６
２０５９号は、データ処理装置の１／０システムにおけ
る、ＦＩＦＯ機構の多少典型的な用法を説明している。

逐次記憶形の１／０装置について、あるいは可変スピー
ドの１／０装置については、何も記載していない。実施
態様 第１図は、本発明の第１実施例を含んでいる、ディジタ
ル・データ処理システムの書込み操作を−示している。

本明細書において、“書込み操作”または“書込みモー
ド”なる語は、データがデータ処理装置から転送され、
周辺記憶装置に書き込まれる、あるいは記憶される場合
をさす。第１図のシステムは、逐次記憶機構１を、デー
タ処理装置すなわち上位演算処理装置３の入出力（１／
０）母線２へ結合するための、逐次記憶インターフェー
ス装置を包含している。逐次記憶機構１は、たとえば、
電荷結合形（ＣＣＤ）記憶機構である。インターフェー
ス装置は、逐次記憶機構１をデータ処理装置の１／０母
線２は結合するための、データ転送回路を包含している
。

このデーダ転送回路は、１／０コントローラ４および先
入れ先出し（ＦＩＦＯ）バッファ記憶機構５を包含して
いる。１／０コントローラ４は、これにアドレスされた
上位演算処理装置３の指令に応答するのに必要な回路、
およびデータの各単位を、上位演算処理装置３から１／
０コントローラ４へ（‘‘議取り”操作の場合は逆にな
る）転送するために必要とされる、初期穣続手順を実行
するのに必要な回路を包含している。

１／０コントローラ４はまた、個々のデータ単位を、コ
ントローラ４からＦＩＦＯバッファ５へ（論取り操作の
場合は逆になる）移動するために必要な初期手順回路も
、包含している。

説明の便宜上、ＦＩＦＯバッファ５は、ポインタ形式の
ものではなく、アレイ形式のものと仮定する。

つまり、ＦＩＦＯバッファ５は、縦縞結合された多数の
レジスタがデータ単位を、それぞれ記憶できるものと仮
定する。本明細書における例として、データ単位は、９
ビット・バイト（８データ・ビット、プラス、１パリテ
ィ・ビット）であると仮定する。さらに、Ｆび○バッフ
ァ５は、ＦＩＦＯレジスタの入力へ連続的に記憶される
データ・バイトを、１つのレジスタから次のものへ自動
的に移動し、その結果データ・バイトをＦＩＦＯレジス
外こスタツクされた状態に維持するための回路を包含し
ているものと仮定する。この回路は、データ・バイトが
出力レジスタから除去されるたびごとに、データ・バイ
トを出力レジスタに向って、１レジスタ位置だけ前進さ
せる。第１図に関して、ＦＩＦＯバッファ５を、複数の
バイト中レジスタがスタツクされたアレイとみなすこと
ができる。

つまり、このアレイは最上層ないし入力レジス外こ記憶
されるデータ・バイトが最下層の利用できる空の、ない
しふさがっていないレジスタへ自動的に落下させるよう
に所与の回路によって制御されるのである。データ・バ
イトが最下層すなわち出力レジスタから取出される場合
、ＦＩＦＯバッファ５の残りのデータ・バイトは、１ノ
ッチ下へ移動する。以下の説明から理解されるように、
入力ＦＩＦＯレジスタへのデータの記入は、出力レジス
夕からのデータの除去とは無関係であるが、もちろんＦ
ＩＦＯバッファ５が、それ以上のデータが入ることので
きない完全にいっぱいな状態にないことを条件とする。

換言すれば、入力条件が正しいものであれば、データ・
バイトは入力レジスタへ入れられ、また出力条件が正し
いものであれば、デー夕・バイトは出力レジスタから取
出され、かつこれら２つの操作は、互に無関係に実行さ
れる。それゆえ、ＦＩＦＯバッファ５はあるデータ速度
でデータを受け入れ、かつそれとは別のデータ速度でそ
れを放出することができる。第１図の実施例において、
逐次記憶インターフェース装置は、逐次記憶機構１へ、
その作動スピードを制御するためのタイミング信号を供
給するタイミング回路をも、包含している。

このタイミング回路は、クロック・ジェネレータ６によ
って表わされる。これらのタイミング信号は、ＣＣＤ記
憶機構１の記憶データを、１つのビット位置から次のも
のへ進めるために使用される。これらのタイミング信号
のあるものは、出力ＦＩＦＯレジスタからＣＣＤ記憶機
構１へのデータ・バイトの移動を刻時するため、ＦＩＦ
Ｏバッファ５の出力段へも供給される。公知のごとく、
ＣＣＤ記憶機構１は動的記憶機構であり、したがって記
憶されているデータを有効に維持するように、これを定
期的にレフレツシュしなければならない。このため、一
般に、ＣＣＤ機構の基板上に複数のデータ・ループと直
列しレフレッシュ増幅段を設け、そしてＣＣＤ機構をあ
るスピード（所定のデータ・ビットのレフレッシュ相互
間の最大許容時間に合致するスピードより高いスピード
）で作動させることにより、データ連続的に循環させる
ことが行われる。それゆえ、ＣＣＤ記憶機構は、記憶さ
れているデータを有効なままにしておくための、最低作
動スピードを有している。この最低スピード限界は、磁
気バブル記憶機構の場合には適用できない。磁気バブル
記憶機構に対する最低許容スピードは、ゼロである。そ
れゆえ、最低スピード限界が問題を起すこれらの用途に
おいて、逐次記憶機構は、磁気バブル機構の形態を取る
ことができる。さらに、第１図の逐次記憶インターフェ
ース装置はデータ転送回路のデータ転送活動に応答する
スピード制御回路を含み、該回路は逐次記憶インターフ
ェース装置に対する１／０母線の利用可能性の異なる値
について逐次記憶機構１を異なるスピードで作動させる
ように動作する。

第１図の美施例において、このスピード制御回路は、母
線利用モニタ７によって表わされている。この母線利用
モニタ７は、１／０コントローラ４と上位演算処理装置
３の間のデータ転送活動を監視し、かつその表示を得る
ために、モニタリング・ライン８によって１／０コント
ローラ４へ結合されている。かかるデータ転送活動の表
示に応じて、母線利用モニタ７はスピード制御信号を発
生し、これをクロック・ジェネレータ６へ供給すること
により１／０母線２が１／０コントローラ４に利用可能
な時間割合の変動にしたがって、クロック・ジェネレー
タ６の作動スピードまたは作動周波数を変化させる。特
に、母線利用モニタ７は、１／０母線２が長い時間の間
１／０コントローラ４に利用できる場合には、クロツク
・ジェネレータ６をより高いスピードまたは周波数で作
動させ、また１／０母線２が短い時間の間１／０コント
ローフ４に利用できる場合には、クロツク・ジェネレー
タ６をより低いスピードまたは周波数で作動させる。そ
れゆえ、母線利用モニタ７は、１／０母線２によって１
／０コントローラー４にもたらされている、有効データ
転送速度の表示をもたらすのに、使用される。第１図の
実施例において、母線利用モニタ７およびクロック・ジ
ェネレータ６は、ＣＣＤ記憶機構１へのデータ記憶の速
度を、１／０母線２の有効データ転送速度にできるだけ
近く維持するために、ＣＣＤ機構１の作動スピードをシ
ステムの正規の作動範囲にわたって変化させるように構
成されることが好ましい。

但し、ＣＣＤ機構１の作動スピードは、レフレツシュの
ための最低許容値以下に下がってはならない。これに関
するパラメ−夕は、１／０母線の最大データ転送速度が
、ＣＣＤの最小レフレッシュ速度よりも、妥当な作動範
囲をもたらすに充分な量だけ大きくなるようなものであ
る。クロツク・ジエネレータ６がそのマスター調時ェレ
メントとして電圧制御式オシレータを包含する場合には
、スピード制御信号を該オシレータの電圧制御端子へ加
えることにより、かかるスピード制御信号の大きさに応
じて該オシレーターの周波数を変化させることができる
。ＦＩＦＯバッファ５のデータ記憶容量（レジスタ段の
数）は、１／０母線２の有効データ転送速度に正確に追
随するためのＣＣＤデータ記憶速度の能力における不完
全さに備えて、少量のバッファリングをもたらすように
選択される。第１図に示されているように、その他の１
ノ○コントローラ９およびその他の１／０装置１０が、
上位演算処理装置３の１／０母線２に接続されるのが典
型的である。

これらの他の１／０装置１０は、上位演算処理装置３の
アテンションおよび１／０母線２の使用を競合する。こ
れが、１／○コントローラ４によって確認される１／０
母線２の有効デ−タ転送速度が、時々変化する理由であ
る。他の１／０装置１０がより活動的である期間の間、
１／０母線２のより少ない時間が、１／○コントローラ
４に割り振られ、もれゆえ１／０母線２の有効データ転
送速度は、１／０コントローラ４に関する限りにおいて
、低下される。母線利用モニタ７を実現するための１つ
の方法は、それを１／０コントローラ４に設けられた上
位演算処理装置の初期接続手順回路へ接続し、そして１
ノ○コントローラ４によって送られる各サービス・リク
エストへの回答を上位演算処理装置３へ送り返すのにか
かる時間の表示をもたらすように母線利用モニタ７の回
路を構成することである。このような場合に、母線利用
モニタ７は、間隔計時機構タイプの回路を包含すること
ができ、この回路は１／０コントローラ４が、サービス
・リクエストを送り出した瞬間に、オンに転じ、また１
／０コントローラ４が、前記サービス・リクエストに対
する上位演算処理装置３からの確認信号を受けた瞬間に
オフに転じる。クロツク・ジェネレータ６へ供給される
スピード制御信号は、この場合この応答時間の値に、反
比例するようになされる。この構造は、クロック・ジェ
ネレータ６を、したがってＣＣＤ記憶機構１を、データ
処理装置３が１／０コントローラ４のデータ転送リクエ
ストに対しより迅速に応答している場合に、より高スピ
ードで作動させ、かつ上位演算処理装置３が迅速に応答
していない場合に、より低スピードで作動させる。破線
１１で示されるように、母線利用モニタ７を、１／０コ
ントローラ４の内部回路へではなく、１／０母線２への
選択的に接続することができる。

このような場合に、これら１／０母線２における信号を
監視し、１／０母線２が他の１／０コントローラ９にで
はなく、１／０コントローフ４に利用できる時間の割合
を決定する。このことも、上位演算処理装置３が１／０
コントローラ４からのサービス・リクエストに応答する
のにかかる時間を、測定することにより達成される。第
２図には、第１図のヱレメントが講取り操作を実行する
ために再構成されている、相対する場合が示されている
。“読取り操作”ないし“議取りモード”なる語は、デ
ータが逐次記憶機構１から読み取られ、かつＦＩＦＯバ
ッファ５および１／０コントローラ４を介して上位演算
処理装置３へ転送される場合をさす。第２図のェレメン
トは、第１図のものと同じであるが、主な相違はＣＣＤ
記憶機構１がＦＩＦＯバッファ５の入力段へ結合され、
かつ１／０コントローラ４がＦｍ○バッファ５の出力段
すなわち出力レジスタに結合されるように、ＣＣＤ記憶
機構１および１／０コントローラ４のデータ母線接続が
入れ替えられていることである。これとは別に、第１図
の実施例について述べたのと同じ考察が、第２図の実施
例にも適用される。第３図には、書込み操作を実行する
ように構成されている本発明の他の実施例が示されてい
る。

この第３図の実施例は、１／０コントローラ４にもたら
されている１／０母線２の有効データ転送速度の表示を
、ＦＩＦＯバッファ５から得るために、ＦＩＦＯバッフ
ァ５をどのように使用するかということを示している。
特に、ＦＩＦＯバッファ記憶機構５のデータの量を測定
するために、ＦＩＦＯレジスタ状況ライン１３一１５が
使用される。１／０母線２の有効転送速度が、ＣＣＤ記
憶機構１の作動スピード‘こ関して高くなればなるほど
、ＦＩＦＯバッファ５に存在するデータの量は多くなる
。

これとは逆に、ＣＣＤ記憶機構１の作動スピードに関し
て、１／０母線２の有効データ転送速度が低くなればな
るほど、ＦＩＦＯバッファ５のデータの量は少〈なる。
それゆえ、Ｆび○バッファ５内のデータの量を、１／０
母線の有効データ転送速度の測定値として、使用するこ
とができる。それゆえ、第３図の実施例において、スピ
ード制御回路は、ＣＣＤクロック・ジェネレータ１６の
ためのスピード制御信号を生ずるために、ＦＩＦＯバッ
ファ記憶機構５に結合される。第３図の実施例において
、スピード制御回路はデコーダ回路１２を含み、該回路
は、変形されたＣＣＤクロック・ジェネレータ１６に対
する３つの異なるスピード制御信号を発生するため、Ｆ
ＩＦＯレジスタ状況ライン１３一１５に結合されている
。

レジス夕状況ライン１３−１５は個々に、ＦＩＦＯバッ
ファ５の異なるレジスターに接続され、かつ前記状況ラ
インの各々は、これが接続されているＦ『０レジスタの
充満／空の状況を指示する信号をもたらす。説明の便宜
上、各レジスタ状況ラインは、その該当レジスタが充満
している時に、２進１のレベル信号をもたらし、かつそ
の該当レジスタが空の時に、２進０のレベル信号をもた
らす、と仮定する。“充満”とは、データの有効バイト
が、下層の空のレジスターへ波及している単なる途上に
あるというのではなく、該当レジスタ内に存在すること
を意味する。これとは逆に、“空”の状況とは、該当レ
ジス夕内にデータの有効バイトが存在していないことを
意味する。デコーダ１２は、状況ライン１３−１５上の
３つの２進信号を解読し、その３つの出力ラインの１つ
のみを活動させる。

ライン１３−１５の２進コードが“１１ｒである場合に
は、デコーダ１２の高スピード出力ラインが活動させら
れる。２進コードが“０１ｒである場合には、スピード
Ｂの出力ラインが活動させられる。

２進コードが“００１”である場合には、スピードＣの
出力ラインが活動させられる。

状況ライン上の２進コードが、“００びである場合には
、デコーダ１２の出力ラインで活動させられるものは何
もなく、この場合クロック・ジヱネレータ１６は、４番
目のさらに低いスピードで作動する。これに関し、スピ
ードＢは高スピードよりも遅く、またスピードＣはスピ
ードＢよりも遅い。変形されたクロツク・ジェネレータ
１６は、活動させられる場合に、３つの異なるスピード
制御入力ラインのどれが活動させられるかによって、４
つの異なる作動周波数の１つで作動するように構成され
ている。

このことは、クロック・ジェネレータ１６に、マスタ・
オシレータおよび３つの異なる周波数ディバィダ回路を
包含することによって、達成することができる。またク
ロック・ジェネレータ１６には適当なスイッチング回路
又はゲート回路が含まれており、該回路はスピード制御
入力ライン上の信号に応答してオシレー夕および周波数
ディバィダの適切な出力をクロック・ジェネレータ回路
へ接続することにより、ＣＣＤ記憶機構１およびＦＩＦ
Ｏバッファ５の出力段に対するタイミング信号を発生さ
せる。第３図の実施例の書込み操作に採用された方法は
、ＦＩＦＯバッファ５をデータでほぼ満たし、かつその
状態を維持することである。

ＦＩＦＯバッファ５が、第３図に示されているようにほ
ぼ充満されているものと仮定した場合、３つのレジスタ
状況ライン１３一１５は全部、２進１のレベルにある。
この場合、デコーダー１２はその高スピード出力ライン
を活動させ、クロック・ジェネレータ１６およびＣＣＤ
記憶機構１Ｇま、クロック・ジェネレー夕１６によって
もたらされる最も速いトすなわち最高の作動スピードで
、作動させられる。特定の実行を考慮した場合、この最
高作動スピードは、１／０母線２の可能な最高データ転
送速度に合致するように選択される。もちろん、この最
高速度は、ＣＣＤ記憶機構１の最高レフレッシュ速度よ
りも大きくなければならない。１／０コントローラ４に
対する１／０母線２の有効データ転送速度が減少すると
仮定した場合、ＣＣＤ記憶機構１は、１／０コントロー
ラ４が新しいデータをＦＩＦＯバッファ５へ追加するよ
りも遠く、ＦＩＦＯバッファ５からデータを引出すこと
を開始する。

それゆえ、Ｆｍ０バッファ５内のデータ・レベルは「減
少ないし低下する。状況ライン１３に接続されているＦ
び○データ・レジスタが空になりしだい、状況ライン１
３上の信号は、２進０のレベルになる。この場合、デコ
ーダー２は、高スピード出力ラインを非活動にしてスピ
−ドＢの出力ラインを新たに活動化する。このことは、
クロック・ジェネレータ１６の周波数を低くし、したが
ってＣＣＤ記憶機構１の作動スピードを、次段階の低い
値に下げる。 ３１／０母線２の有効
データ速度が、充分迅速にその最高値に復帰する場合、
Ｆ『０バッファ５は、状況ライン１３に対応するＦＩＦ
Ｏレジスタが再度充満状態を示すようになるまで、再度
充填を開始する。このことは、Ｆ『○バッファ５をほぼ
４充満した状態に維持するために、クロック・ジェネレ
ータ１６を最高スピード‘こ復帰させる。１／０母線２
の有効データ転送速度が、比較的低い値に低下したと仮
定した場合、ごく短い間に、状況ライン１４に対応する
ＦＩＦＯレジスタは空になる。

このことは、デコーダー２を、スピ−ドＢよりも遅いス
ピードＣへ切換えさせる。ＦＩＦＯバッファ５内のデー
タの量が、低下を続けるのであれば、ある点で状況ライ
ン１５に対応するＦＩＦＯレジスタは空になる。この点
で、クロック・ジェネレータ１６は、スピードＣよりも
遅く且つクロツク・ジェネレータ１６に対する最低作動
スピードであるスピードＤへ、切換えられる。典型的な
デザインにおいて、この最も低い、すなわち最低スピー
ドは、ＣＣＤ記憶機構１に対する許容可能な最低のレフ
レツシュ再循環速度に対応するように、選択される。上
述したところより判るように、ＣＣＤ記憶機構１の作動
スピードは段階的に減少されるが、この目的とする処は
、ＦＩＦＯバッファ６にデータがなくなってしまう事態
、したがってＣＣＤ記憶機構１がデータを必要とする時
に、これに供給するデータが何もないという事態を防止
することにある。

つまり、一連のＣＣＤ記憶位置に、有効データを有しな
いギャップが発生することを防止するということである
。ＣＣＤ記憶機構１はその記憶データを連続的にレフレ
ッシュするために必要とされる最低作動スピードを有し
ているのであるから、少くとも理論的には、１／０母線
２の有効データ速度が充分な時間の間この値以下に低下
し、この結果Ｆ『０バッファ５がデータを使い切ってし
まい、無効表示を若干のＣＣＤ記憶位置へ書き込んでし
まうことが起こりうる。

このような場合、この状況を修正するために、誤り回復
ルーチンを実行する必要がある。好ましいのは、もちろ
ん、このような状況がいよいよ起らないようにシステム
全体を設計することである。ＣＣＤ記憶機構１の最低の
レフレッシュ・スピード限界に関していうと、磁気バブ
ル記憶機構が、逐次記憶機構に使用される場合、この限
界は存在しない。

磁気バブル機構は、何の悪影響をなく、ゼロまで下がる
ように調節された作動スピードを有することができる。
換言すれば、磁気バブル記憶機構内のデータは、何の害
も引き起こさずに、静止していることが許容される。そ
れゆえ、１／０母線２の有効データ転送速度が、かなり
多い機会にきわめて低い値まで低下できるようなシステ
ムにおいては、磁気バブル記憶機構を、ＣＣＤ記憶機構
１の代わりに、使用すべきである。第４図には、謙取り
操作が実行されている場合に使用される。

第３図の実施例の構成が示されている。議取り操作の場
合、異なる１組のレジスタ状況ライン１７−１９と、異
なる内部構造を有するデコーダ２０を使用する必要があ
る。これは、議取り操作の場合の方法が、ＦＩＦＯバッ
ファ５をほぼ空の状態に維持するものだからである。理
想的な状態は、第４図に示されているように、状況ライ
ン１７一１９に接続されたＦＩＦＯレジスタが空である
ような場合である。デコーダ２川ま、状況ライン１７一
１９によってもたらされる２進コードが“００びである
時に、その高スピード出力ラインが、活動させられ、ク
ロック・ジェネレータ１６をその最高作動スピードで作
動するように、構成されている。

状況ライン１７一１９上の２進コードが“１０びである
時、デコーダ２０はそのスピードＢの出力ラインを活動
させ、次段階の低いスピードでクロック・ジェネレータ
１６を作動する。２進コードが“１１ぴである時、デコ
ーダ２川まスピードＢよりも遅いスピードＣの出力ライ
ンを活動させる。

２進コードが“１１ｒである時、ヂコーダ２０の出力ラ
インはどれも活動させられず、クロック・ジェネレータ
１６は、ＣＣＤ記憶機構１に対する最低レフレッシュ・
スピード‘こ対応しているのが好ましい、最低作動スピ
ードで作動するようになされる。それゆえ、１／０母線
２の有効データ転送速度が低下した場合、ＣＣＤ記憶機
構１の作動スピードは、ＣＣＤ記憶機構１から出るデー
タがＦＩＦＯバッファ５の頂部からあふれないように段
階的に減少させられる。第５図には、本発明を使用する
のが有利である、典型的なデータ処理システムの全体的
なブロック図が示されている。

第５図のシステムは、１／０母線２２を有する上位演算
処理装置２１を、包含している。１／０コントローラ２
３が１／０母線２２に結合されている。

１／０コントローラ２３の他の側は、記憶コントロール
・ユニット２４によって、ＣＣＤ記憶ユニット２５へ結
合されている。

記憶コントロール・ユニット２４は、先入れ先出し（Ｆ
『０）バッファ回路２６、タイミング回路２７、および
指令兼アドレス回路２８を包含している。Ｆｍ○回路２
６および指令兼アドレス回路２８は、１／０コントロー
ラ２３へ、コントローラ母線２９およびデータ母線３０
によって結合される。第５図に示したシステムは、これ
が本発明を使用するシステムおよび本発明を使用しない
システムの両方に適用されるような、一般的な方法で描
かれている。

以降の図は、記憶コントロール・ユニット２４の回路２
６，２７および２８を、第５図のシステムに本発明を実
施するためにＬどのように構成するか、を説明する。特
定な例として、上位演算処理装置２１が、ｍＭシリーズ
／１プロセッサーである、と仮定する。

また、例として、１／０コントローラ２３が、１９７８
羊６月２６日出願の米国特許出願継続番号第９１９１０
７号記載のタイプのものであると仮定する。さらに、本
明細書における単なる例として、ＣＣＤ記憶ユニット２
６が、テキサス・ィンストルメンツ社によって現在製造
販売されている種類のタイプＴＭＳ３０６４ＣＣＤメモ
リ・モジュールからなっている、と仮定する。公知のよ
うに、ＴＭＳ３０６４は、高スピード特性及び動的特性
を有する６５５３６ビットのブロック＝アドレス可能な
ＣＣＤ形逐次メモリィである。

これは１６のアドレス可能なブロック又はループの各々
がそれぞれ４０９６ビットの容量を有する６５５３針圏
の１ビット・ワードとして構成されている。この場合、
ＴＭＳ３０６４モジュールの各々は、１度に１ビットを
入力および出力することができる。

本明細書において、ＣＣＤ記憶ユニット２５は９個のか
かるＴＭＳ３０６９モジュールからなっており、これら
のモジュールが同時に９ビットのデータの入力または出
力をもたらすように、並列に調和して作動させられる、
と仮定する。それゆえ、第５図の入力および出力母線３
１および３２の各々が９本の異なるビット・ラインから
なっており、かくして任意の時間にデータの完全なバン
ドをＣＣＤ記憶ユニット２５へ書き込む、あるいはこの
ユニットからの読み取ることができる、と仮定する。こ
れに関し、１／０コントローラ・データ母線３０も、９
ビット即ちバイト幅の母線である、と仮定する。第６図
および第７図には、第５図のシステムが本発明の第３実
施例を実現することを可能とするための、記憶コントロ
ール・ユニット２５の構造が、かなり詳細に説明されて
いる。

第６図および第７図に関して説明される実施例は、書込
み操作には単一のレジスタ状況ラインのみが使用され、
また議取り操作には単一のレジスタ状況ラインのみが使
用されるということを除き、第３図および第４図に示し
た実施例に非常に似たものである。換言すれば、第６図
および第７図で説明される実施例は、ＣＣＤ記憶ユニッ
ト２５に対し、２つの異なる作動スピードのみをもたら
す。それにもかかわらず、これら２つの異なる作動スピ
ードの使用は、読取りおよび書込み操作を行なう際の単
一のスピードもこおいてのみ、ＣＣＤ記憶ユニット２５
が作動される場合に必要とされるものよりも、かなり小
さなサイズのＦ『○バッファの使用を可能とする。第３
図及び第４図の実施例と比較すれば判るように、書込み
操作を実行する場合の第６図および第７図の実施例は、
第３図の実施例の状況ライン１３のみが使用され、デコ
ーダ１２が使用されず、かつ状況ライン１３がクロック
・ジェネレー夕１６の高スピード入力へ接続されている
場合に対応する。

一方、読み取り操作を行なう場合の第６図および第７図
の実施例は、第４図の実施例の状況ライン１７のみが使
用され、デコーダ２０が使用されず、かつ状況ライン１
７がＮＯＴ回路により、クロック・ジェネレータ１６
の高スピード入力に結合されている場合に対応する。第
６図には、第５図のＦ『０バッファ回路２６の内部構造
が、より詳細に示されている。

ＦＩＦＯバッファ回路２６はＦＩＦＯバッファ３３を包
含し、該バッファの入力レジスタ段は入力セレクタ回路
３４に接続されており、かつ出力段は出力セレクタ回路
３５に接続されている。書込み操作（書込みモード）を
行なう場合、入力セレクタ回路３４は１／０コントロー
ラ２３のデータ母線３０を、ＦＩＦＯバッファ３３の入
力段に接続し、出力セレクタ回路３５はＦＩＦＯバッフ
ァ３３の出力段を、ＣＣＤ記憶ユニット２５のデータ入
力ターミナルへ延びている母線３１へ接続する。議取り
操作（読取りモード）を行なう場合、入力セレクタ回路
３４はＣＣＤ記憶ユニット２５のデータ出力ターミナル
から来る母線３２を、ＦＩＦＯバツフア３３のデータ出
力ターミナルに接続し、かつ出力セレクタ回路３５はＦ
ｍ○バッファ３３の出力段を、１／０コントローラ２３
のデータ母線３０に接続する。それゆえ、１／０コント
ローラ２３からＣＣＤ記憶ユニット２５へ、あるいはそ
の逆に転送されるあらゆるデー外ま、常にＦＩＦＯバッ
ファ３３を通過する。書込み操作を行なう場合、ＷＲＩ
ＴＥコントロール・ライン３６は、２進１のレベルにあ
り、ＲＥＡＤコントロール・ライン３７は、２進０のレ
ベルにある。逆に、講取り操作を行なう場合、ＲＥＡＤ
コントロール・ライン３７は、２進１のレベルにあり、
ＷＲＩＴＥコントロール・ライン３６は、２進０レベル
にある。なかんずく、これらＷＲＩＴＥおよびびＲＥＡ
Ｄコントロール・ライン３６および３７は、入力および
出力セレクタ回路３４および３５内部のスイッチングま
たはゲート回路の活動を、制御する。書込み操作を行な
う場合、ＡＮＤ回路３８−４０は、ＷＲＩＴＥコントロ
ール・ライン３６上の信号によって、書込みモード中の
各種初期接続手順信号ラインに必要な接続をもたらすこ
とが可能となされる。

逆に、議取り操作の際には、ＡＮＤ回路４１−４３は、
ＲＥＡＤコントロール・ライン３７上の信号により活動
させられ、論取りモード中の各種初期接続手順信号ライ
ンの必要な接続をもたらす。ＷＲＩＴＥモードに対する
１／０コントローラ２３とＦＩＦＯバッファ３３の間の
初期接続手順信号をまず考慮すると、ＦＩＦＯバッファ
３３は、その“イン・レディ”ラインを呼び出すことに
より、他のバイトのデータ（その入力段は空である）を
受け入れる用意ができていることを表示する。

この“イン・レディ”信号は、ＡＮＤ回路３８によつて
、１／０コントローラ２３の“リクエスト・ィン”ライ
ンへ転送される。ついだ、１／０コントローラ２３は、
その“アクノレツジ・リクエスト．ィン”ラインを呼び
出し、ストローフ・パルスをその“ストローブ・アウト
”ラインへ送り出０す。このストローブ・アウト・パル
スは、ＡＮＤ回路３３により、ＦＩＦＯバッファ３３の
“トランスファー・イン（Ｘｆｅｒｌｎ）”ターミナル
へ伝えられる。このことは、１／０コントローラ２３の
データ母線３０上に出現するデータ・バイトを、ＦＩＦ
Ｏバッファ３３の入力レジスタヘロードさせる。これは
また、ＦＩＦＯバッファ３３にその“イン・レディ”ラ
インの信号レベルを低下させる。この信号手順は、その
後、何回も繰り返えされ、各種バイトのデータを１／０
コントローラ２３からＦＩＦＯバッファ３３へ転送する
。タイミングは、完全に非同期のものである。Ｆび○バ
ッファ３３の入力段が空であり、１／０コントローラ２
３が転送できるバイトを有している場合は常に、データ
・バイトは転送される。転送速度は、主にデータ・バイ
トが上位演算処理装置２１から、１／０コントローラ２
３へ転送される速度によって、決定される。ＦＩＦＯバ
ッファ３３とＣＣＤ記憶ユニット２５との間のＷＲＩＴ
Ｅモード初期手順を考慮すると、かかる初期手順はＡＮ
Ｄ回路４０１こよって、達成される。

ＦＩＦＯバッファ３３の用意ができた場合、すなわちこ
れがその出力レジスタにデータ・バイトを有している場
合、これはその“アウト。レディ”ラインを呼び出す。
このことは、タイミング回路２７からのライン４４上で
次に発生するチップ有効化（ＣＥ）パルスが、ＡＮＤ回
路４０およびＯＲ回路により、ＦＩＦＯバッファ３３の
“トランスファー・アウト”ターミナルへ移動すること
を可能とする。第５図から判るように、チップ有効化（
ＣＥ）タイミング・パルスは、ＣＣＤ記憶ユニット２５
へも供給される。各チップ有効化パルスは、ＣＣＤ記憶
ユニット２５に、ＣＤＤ記憶ユニット２５へも来ている
書込み／読取り選択ラインの状況に応じて、書込み操作
または議取り操作のいずれかを実行する。ＣＥパルスの
発生時を除いて、議取りまたは書込み操作のいずれも、
ＣＣＤ記憶ユニット２５の内部では生じない。第６図に
関して、ＦＩＦＯバッファ３３の“トランスファー・ア
ウト”ライン上に現われるＣＥパルスの後縁は、ＦＩＦ
Ｏバッファ３３にその“アウト・レディ”ラインの信号
レベルを低下させ、かつ新しいデータ・バイトをＦＩＦ
Ｏバッファ３３の出力レジスターに置くため、ＦＩＦＯ
バッファ３３をレジスタの位置１つ下がらせる。その後
、この信号順序は、他のデータ・バイトがＦＩＦＯバッ
ファ３３からＣＣＤ記憶ユニット２５へ転送されるたび
に、繰り返えされる。これらデータ転送のタイミングは
、主としてＣＥパルスによって決定されるが、このパル
スは感知されるように、ＣＣＤ記憶ユニット２５の作動
スピードを制御するタイミング・パルスと同じ周波数を
有している。１／０コントローラ２３とＦＩＦＯバツフ
ア３３との間の論取りモードの初期接続手順信号を考慮
すると、ＦＩＦＯバッファ３３からの“アウト・レディ
”信号は、ＡＮＤ回路４１により１／０コントローラ２
３の“リクエスト・イン”ラインへ移される。

１／０コントローラ３３からの結果として生ずる“アク
ノレツジ・リクエスト・イン”信号は、ＡＮＤ回路４２
およびＯＲ回路４５により、ＦＩＦＯバツフア３３の‘
‘トランスフアー。

アウト”へ移される。ＡＮＤ回路４２の出力は、１／○
コントローラ２３の‘‘ストロープ・イン’’ラインへ
も接続されており、Ｆｍ○バッファ３３の出力レジスタ
によりデーダ母線３０へ供給される、データ。バイトの
ストローブ・ィンを生じさせる。ＦＩＦＯバッファ３３
とＣＣＤ記憶ユニット２５との間の議取りモードの初期
接続手順信号は、ＡＮＤ回路４３によって制御される。

Ｆｍ○バッファ３３に、他のデータ・バイトを受け入れ
る準備ができた場合に、“イン・レディ”ラインが活動
させられる。次に発生するＣＥパルスはついで、ＡＮＤ
回路４３によって、ＦＭＯバッファー３３の“トランス
ファー・イン”ターミナルへ移される。このことは、デ
ータ・バイトをＣＣＤ記憶ユニット２５から（母線３２
および入力セレクタ回路３４を介して）、ＦｍＯバッフ
ァ３３の入力レジスタヘロードする。第６図の実施例に
おいて、本発明はＦＩＦＯバッファ３３の２つの異なる
状況ラインを、使用している。

これらは、書込みモード・レジスタ状況ラインＲＳ−Ｗ
、および講取りモード・レジスタ状況ラインＲＳ−Ｒで
ある。ＲＳ−Ｗ状況ラインは所定のＦＩＦＯレジスタに
接続され、このレジスタはしジス夕‘チェィンに関して
、チェィン内の入力レジスタに充分密接して配置される
。これとは逆に、ＲＳ−Ｒ状況ラインは、ＦＩＦＯレジ
スタ・チェィンの底部または出力端部に極めて近いとこ
ろに配置されている、ＦＩＦＯレジスタに接続される。
ＲＳ−Ｗ状況ラインは、書込みモードの間にＦＩＦＯバ
ッファー３３がほぼ充満した状態であるか否かを示すた
めに、使用される。逆に、ＲＳ−Ｒレジスタ状況ライン
は、議取りモードの間にＦ花○バッファ３３がほぼ空の
状態にあるか否かの表示を、もたらすために、使用され
る。これらのＲＳ−ＷおよびＲＳ−Ｒ状況ラインは、タ
イミング回路２７へ延びており、その作動スピードを制
御する。ＦＩＦＯバツフア３３は、“リセット”ライン
４６も設けられている。

このリセツト・ライン４６の活動化は、ＦＩＦＯバッフ
ァ３３のすべてのレジスターを、空の状態にリセットす
る。 ＺＦＩＦＯバッファ３３に関し、さらに
１つの点に、注意すべきである。市販されているある種
のＦＩＦＯ記憶モジュールは、それぞれのＦＩＦＯレジ
スタ段に別個の状況ラインを、提供しない。その代わり
、これらは入力レジスタ、中間すなわち途Ｚ中のレジス
タおよび出力レジスタのみに状況ラインを提供し、ある
いは場合によっては、入力および出力レジスタのみに状
況ラインを提供する。比較的記憶容量の小さいＦび○記
憶モジュールを使用し「かついくつかのかかるモジュー
ルを縦続接続することにより、この制限は迂回される。
このようにして、中間モジュールの入力および出力状況
ラインは、ついでスタック全体の中間段の状況ラインと
なる。第７図を参照して、タイミング回路２７の構造お
よび作動を、まず考察する。

これらタイミング回路は、オシレータ４８およびタイミ
ング・パルス・ジヱネレータ４９を包含している。オシ
レータ４８からの各パルスに対し、タイミング・パルス
・ジェネレータ４９は、３つの時間間隔の出力パルスＣ
Ｉ，Ｊ２およびＣＥを発生する。示されているように、
これらは異なる出力ライン上に発生させられ、かつ第５
図に示すように、これら出力ラインはＣＣＤ記憶ユニッ
ト２５へ延びている。？１および？２のパルスの各対は
、ＣＣＤ記憶ユニット２５中のデータを、９つのＣＣＤ
モジュールの各々にある１鰭己億ループの各々において
１ビット位置だけ前進させる。各ＣＥパルスは、９つの
ＣＣＤモジュールの各々に１ビットのデータを書込ませ
、あるいは読み取らせる。ＡＮＤ回路５０がＣＥ出力ラ
インに接続されており、ＣＣＤ記憶ユニット２５からデ
ータを読み取る、あるいはここへデータを書き込むこと
を望まない場合、チップ有効化パルスを無効とすること
を可能とする。オシレータ４８が、連続的に出力パルス
を発生するのであるから、ＣＣＤ記憶ユニット２５のデ
ータは、かかるＣＣＤ記憶ユニット２５内部の各種記憶
ループを、連続的に循環する。

オシレータ４８は、これらの出力パルスを、オシレータ
４８へのスピード制御入力ライン５１の状況によって特
定の周波数が決定される、２つの異なる周波数の一方で
、供給することが可能である。ライン５１が２進１のレ
ベルにある場合、オシレータ４８は高い周波数で出力パ
ルスを発生し、また選択的に、ライン５１が２進０のレ
ベルにある場合、オシレータ４８は低い周波数で出力パ
ルスを発生する。オシレータ４８は、たとえば、高い周
波数においてパルスを連続的に発生するオシレータ回路
、およびパルスの周波数を希望する低い周波数へ分割で
きる電圧ディバィタ回路を包含している。スピード制御
ライン５１はついで、オシレータ４８に対する最終出力
として、オシレータ回路の出力または周波数ディバィタ
出力の適切なものを選択する、適当なゲート回路へ後続
される。レフレッシュのためにＣＣＤ記憶ユニット２５
によって必要とされる最低周波数と、低い周波数が等し
いような構造が、好ましい。書込み操作の際に、オシレ
ー夕・スピード制御ライン５１上の信号レベルは、ＦＩ
ＦＯバッファ３３からのＲＳ−Ｗ状況ラインによって制
御される。

この状況ラインは、ＡＮＤ回路５２およびＯＲ回路５３
により、オシレー夕・スピード制御ライン５１へ結合さ
れ、ＡＮＤ回路５２はかかる書込み操作の際に、ライン
３６上の書込み制御信号によって有効化される。Ｆ花○
バッファ３３がほぼ充満している（ＲＳ−Ｗ状況ライン
に対応するＦＩＦＯレジスタが充満している）場合、Ｒ
Ｓ−Ｗ状況ラインは２進１のレベルにあり、したがって
スピード制御ライン５１を、高スピード作動を要求する
１つのレベルにセットする。これとは逆に、ＦＩＦＯバ
ッファ３３がほぼ充満していない場合、ＲＳ−Ｗ状況ラ
インが、それゆえスピード制御ライン５１が、低スピー
ド作動を要求する２進０のレベルにある。議取り操作の
際に、Ｆｍ○バッファ３３からのＲＳ−Ｒ状況ラインは
、オシレータ・スピード制御ライン５１を制御するため
に、使用される。

このことは、ＮＯＴ回路５４、ＡＮＤ回路５５およびＯ
Ｒ回路５３によって達成される。ＦＩＦＯバッファ３３
がほぼ空の場合、ＲＳ−Ｒ状況ラインの結果として生じ
る０のレベルがＮＯＴ回路５４によって逆転され、スピ
ード制御ライン５１上に、高スピード作動を要求する１
のレベルをもたらす。これとは逆に、ＦＩＦＯバッファ
３３がほぼ空ではない場合、ＲＳ−Ｒ状況ラインに結果
として生ずる１つのレベルは、ＮＯＴ回路６４によって
逆転され、低スピード作動を要求する０のレベルをスピ
ード制御ライン５１に生ずる。以下で考察すべき１つの
例外を除き、読取りおよび書込み操作のいずれもが実行
されない場合、オシレ−夕４８は低い、即ち最低レフレ
ッシユスピードで作動させられる。

このことは、ＡＮＤ回路５２および５５の双方が無効化
されるために生じ、したがってスピード制御ライン５１
上に０レベルの信号をもたらす。ここで、指令兼アドレ
ス回路２８を考慮すると、記憶制御ユニット２４は、い
くつかの事を知る必要がある。

これが読取り操作を実行するものであるか、あるいは逆
に書込み操作を実行するものであるというような、どの
ような種類の操作が実行されるものであるか、を知る必
要がある。記憶制御ユニット２４は、読取りまたは書込
み操作が開始される、ＣＣＤ記憶ユニット２５内のアド
レスを知る必要もある。また、読取りまたは書込み操作
が停止される点を、知る必要もある。この情報は、第７
図において指令兼アドレス回路２８へ延びているものと
して示されている、各種の制御ライン２９により、１／
０コントローラ２３から指令兼アドレス回路２８へ転送
される。指令兼アドレス回路２８内で必要とされる初期
接続手制御機能は、標識ライン５６上の２進コードの組
合せによって制御される。

換言すれば、１／０コントローラ２３が信号を、指令兼
アドレス回路２８へ送ることを欲する場合はつねに、１
／０コントローラ２３は標識ライン５６に、特定な２進
コードを置く。このことは、デコーダ５７の出力ライン
の特定の１本を、活動させる。ついで、１／０コントロ
−ラ２３はストローブ・パルスを、その“ストローブ・
アウト”ラインへ送り出し、かっこのストローフ・パル
スは、デコ−ダ５７により活動させられるＡＮＤ回路５
９の特定の１つにより移送され、指令兼アドレス回路２
８内に希望する制御パルスを発生する。前述のように、
記憶制御ユニット２４は、データ転送操作のための起動
アドレスを、知る必要がある。

本明細書における例として、１６ビットのアドレスが必
要とされるものと仮定する。このアドレスには、データ
母線３０により１回に１バイト（８ビット）が、供給さ
れる。高位のアドレス・バイトを転送するために、１／
０コントローラ２０３は高位のアドレス・バイトをデー
タ母線３０に、適切な制御コードを標識ライン５６に置
き、ついでストローブ・アウト・パルスをライン５８に
供給する。このことは、“ロードＡ’’制御ラインに、
制御パルスを発生させる。このことは、デタータ母線３
０上の４つの高位アドレス・ビットを、ループ・カウン
タ６０へ、またデータ母線３０上の４つの低位アドレス
・ビットを、スタート・アドレス０レジスタ６１へのロ
ードする。１／０コントローラ２３は、ついで、低位の
アド０レス・バイトを、データ母線３０上に置き、適切
な制御コードを標識ライン５６に置き、かつ第２のスト
ローブ・アウト・パルスをストローブ・アウト・ライン
５８に送り出す。

このことは制御パルスを“ロードＢ”制御ライン上に発
生させ、こ夕の制御パルスは低位のアドレス・バイトを
、スタート・アドレス１レジスタ６２にロードする。同
機な方法で、指令レジスタ６３は、適切な作動指令によ
ってロードされる。換言すれば、１／○コントローラ２
３は、希望する指令をデータ母０線３０上に、適切な制
御コードを標識ライン５６上に置き、ついで第３のスト
ロープ・アウト・パルスを送り出す。このことは制御パ
ルスを“ロードＣ”制御ライン上に発生させ、このパル
スはついでデータ母線３０上に出現する指令バイトを、
指令レジスタ６３へロードする。指令レジス夕６３の出
力ライン６４は、読取り（Ｒ）および書込み（Ｗ）のい
ずれの操作が実行されているか、を表示する。ライン６
４が２進１のレベルにある場合、読取り操作が実行され
る。ライン６４が２進０のレベルにある場合、書込み操
作が実行される。指令レジスタ６３の出力ライン６５が
２進１のレベルにある場合、このことは、何か他のタイ
プの操作と対立するものとして、データ転送操作が実行
されることを、表示する。指令兼アドレス回路２８は、
位置カウンタ６６を包含しており、該カウンタの計数入
力は、タイミング・パルス・ジエネレータ４９の出力ラ
インの１本によって、連続的に駆動される。

位置カウ．ンタ６６の計算値は、その時点でＣＣＤ記憶
ユニット２５におけるループの議取り／書込み位置にあ
る、ＣＣＤ記憶ループ内の記憶位置の相対アドレスであ
る。他方において、ループ・カウンタ６０の高位アドレ
ス・ビットは、読取り／書込みのために、考察されるべ
き各種記憶ループのうち特定のものを選択する。ループ
・カウンタ６０および適切にロードされたアドレス兼指
令レジスタ６１，６２および６３を用いて、データ転送
操作が、スタート・コードを標識ライン５６に、またス
トローブ・パルスをライン５８に送り出す１／０コント
ローラ２３によって、開始される。

このことは、ＡＮＤ回路５９の左側の出力に接続された
‘‘スタ−ト”制御ラインに、制御パルスを発生させる
。このスタート・パルスは、ＡＮＤ回路６７によって、
“比較”フリップ・フロツプ６８をセットするために、
移送される。このことは、循環しているデータの適正な
スタート位置をＣＣＤユニット内で定めるための、アド
レス比較操作を開始する。これをでき得る限り迅速に達
成するために、フリップ＝フロツプ６８の出力における
１のレベルが、ライン６９およびＯＲ回路５３によって
供給され、オシレー夕・スピード制御ライン５１を、比
較操作の期間中２進１のレベルを表示する高スピード‘
こ置く。アドレス比較操作は、レジスタ６１および６２
の希望する起動アドレスを、位置カウンター６６の連続
的に変化するループ位置アドレスと比較する比較回路７
０によって、実行される。

アドレスの突合せが生ずる場合、比較回路７０は、“転
送”フリツプ＝フロツプ７２をセットするため、この場
合有効化されているＡＮＤ回路７１によって供給される
出力パルスを発生する。フリップ＝フロッ７２がセット
位置へフリツプされる場合に、これによって発生される
出力信号の前縁は、“転送”ライン７３およびＯＲ回路
７４によって移送され、比較フリップ＝フロッブ６８を
リセットする。このことは、“比較”間隔を終結させ、
スピード制御ライン５１上の１つのレベルの高スピード
信号を除去し、かつ比較回路出力ＡＮＤゲート７１を無
効化する。１／０コントローラ２３によってリセットさ
れない限り、“転送”フリツプ＝フロツプ７２の出力は
、データ転送操作の間２進１のレベルのままである。

この１つのレベルの転送表示信号は転送制御ライン７３
により、ＡＮＤ回路７５および７６へ供給される。ＡＮ
Ｄ回路７５の第２入力は、ＮＯＴ回路７７により、指令
レジスタ６３の議取り／書込み出力ライン上の信号レベ
ルの補数を受け入れる。それゆえ、実際には書込み制御
ライン３６であるＡＮＤ回路７５の出力ラインは、書込
みデータ転送操作の間中、オンにされる。これとは逆に
、ＡＮＤ回路７６の第２入力は、論取り／書込み指令レ
ジスタ出力ライン６４へ、直接接続される。それゆえ、
実際には議取り制御ライン３７であるＡＮＤ回路７６の
出力ラインは、読取りモード・データ転送操作の間中オ
ンにされる、すなわち２進１のレベルに置かれる。それ
ゆえ、書込み制御ライン３６および論取り制御ライン３
７の両方ではなく、いずれか一方のみが、あらゆる所定
のデータ転送操作の間２進１のレベルに置かれる。これ
らの制御ライン３６および３７は、ＦＩＦＯバッファ回
路２６へ延びており、第６図にタ関連して、上述した機
能を実行する。指令レジスタ６３の議取り／書込み制御
ライン６４がＣＣＤ記憶ユニット２５へも延びており、
したがってどのようなタイプの操作が実行されているか
をも知っていることにも留意されたい。

０ “転送”フリツプ＝フロップ７２の出力は、タイミ
ング・パルス・ジェネレータ４９のチップ有効化出力ラ
インと直列に接続されたＡＮＤ回路５０へも供給される
が、これはかかるＡＮＤ回路５０を有効化し、チップ有
効化パルスをデータ転送タ期間中、ＣＣＤ記憶ユニット
２５へ供給することを可能とするためである。

指令兼アドレス回路２８は、データ転送操作を停止する
時に、１／０コントローラ２３による信号を受ける。

１／０コントローラ２３は、希望の０数のデータ・バイ
トが転送された時期を認識するために使用される、バイ
ト・カウントを含んでいる。

それゆえ、このバイト・カウンタ機能を、指令兼アドレ
ス回路２８に設ける必要はない。また１／０コントロー
ラ２３は、この内部バイト・力ウン夕が、希望の数のバ
イトの転送されたことを示す場合はつねに、データの追
加バイトの送出しまたは受入れを停止する。指令兼アド
レス回路２８のデータ転送操作をオフにするために、１
／０コントローラ２３は適切な制御コードを、ライン５
６１こ置き、ストローフ・パルスをライン５８へ送り出
す。

このことは、“ストップ”出力ラインを有するＡＮＤ回
路５９の出力に、制御パルスを発生させる。このストッ
プ・パルスは、ＯＲ回路７８により“転送”フリツプ＝
フロツプ７２のリセット，ターミナルに供給され、かか
るフリツプ＝フロツプの出力を２進０のレベルにリセッ
トする。このことは、データ転送操作を終結させる。留
意すべき点は、図示の実施例について、かつ書込み操作
を行なう時に、１／０コントローラ２３がストップ信号
の送出しを、ＣＣＤ記憶ユニット２５によってＦＩＦＯ
バッファ３３を空にすることを可能にする充分長い間、
遅らせなければならない、ということである。希望の数
のバイトが転送されたことを、１／○コントロ−ラ２３
の内部バイト。カゥンタがいったん示したら、１／０コ
ントローラ２３がもはやＦＩＦＯバッファからのあらゆ
るデータ転送要求を、受入れたり、認めたりしないので
あるから、このことは大きな問題ではない。位置カゥン
タ６６のオーバーフロー出力は、データ転送操作の間、
ＡＮＤ回路７９により、ループ・カウンタ６０の計数入
力に結合される。

このことは、データ転送操作が、１つのＣＣＤループか
ら次のものへ進むことを、かかる活動が希望量のデータ
を供給するために必要とされる場合に、可能とする。

【図面の簡単な説明】

第１図は、書込み操作が実行されている場合における、
本発明の第１実施例の単純化された機能を示すブロック
図、第２図は、講取り操作が実行されている場合の第１
図の実施例を示すブロック図、第３図は、書込み操作が
実行されている場合における、本発明の第２実施例の単
純化された機能を示すブロック図、第４図は、議取り操
作が実行されている場合における、第３図の実施例の相
対構造を示すブロック図「第５図は、本発明を組み込む
ことのできる典型的なデータ処理システムを示す全体的
なブロック図、第６図は、第５図のＦＩＦＯバッファの
構造を詳細に示す図、第７図は、第５図の指令兼アドレ
ス回路およびタイミング回路の構造を詳細に示す図であ
る。 第１図 第２図 第３図 第５図 第４図 第６図 第７図 第７図

Claims (1)

1. 【特許請求の範囲】 １ 動作速度が変更可能な逐次記憶機構をデータ処理装
   置の入出力母線へ結合するための逐次記憶インターフエ
   ース装置であって： データの入力及び出力を非同期的
   い行い得る先入れ先出し式バツフア記憶機構； 前記バ
   ツフア記憶機構を前記データ処理装置の入出力母線へ結
   合するための第１データ転送回路と； 前記バツフア記
   憶機構を前記逐次記憶機構へ結合するための第２データ
   転送回路と； 前記第１データ転送回路のデータ転送活
   動に応答して前記入出力母線の利用可能の程度を表わす
   信号を発生するためのモニタ回路と； 前記信号に応じ
   た速度で前記逐次記憶機構を作動させるための速度制御
   回路と；を備えて成る、逐次記憶インターフエース装置
   。 ２ 動作速度が変更可能な逐次記憶機構をデータ処理装
   置の入出力母線へ結合するための逐次記憶インターフエ
   ース装置であって： データの入力及び出力を非同期的
   に行い得る先入れ先出し式バツフア記憶機構と； 前記
   バツフア記憶機構を前記データ処理装置の入出力母線へ
   結合するための第１データ転送回路と； 前記バツフア
   記憶機構を前記逐次記憶機構へ結合するための第２デー
   タ転送回路と； 前記バツフア記憶機構におけるデータ
   の量に応答して前記入出力母線の利用可能性の程度を表
   わす信号を発生するためのモニタ回路と； 前記信号に
   応じた速度で前記逐次記憶機構を作動させるための速度
   制御回路と；を備えて成る、逐次記憶インターフエース
   装置。