JPS61125667A - チヤネル装置 - Google Patents
チヤネル装置Info
- Publication number
- JPS61125667A JPS61125667A JP24673184A JP24673184A JPS61125667A JP S61125667 A JPS61125667 A JP S61125667A JP 24673184 A JP24673184 A JP 24673184A JP 24673184 A JP24673184 A JP 24673184A JP S61125667 A JPS61125667 A JP S61125667A
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- JP
- Japan
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- data
- buffer
- output
- register
- channel
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、データ転送装置に関し、特に優先レベルを付
加したデータ転送要求を行なうことができるチャネル装
置に関する。
加したデータ転送要求を行なうことができるチャネル装
置に関する。
従来技術
従来のデータ転送装置においては、第２図に示すように
、中央処理？ｃｔｉおよびメモリ２と複数のチャネル装
置４とに接続されたチャネル制御部３によって各チャネ
ル装置４からのデータ転送要求の優先順位を決定し、選
択されたチャネル装置４が入出力インタフェース５を制
御してチャネル制御部３を介してメモリ２との間のデー
タ転送を行なう、１＃！先順位はチャネル番号等によっ
てあらかじめ決定されているため、複数のチャネルが同
時動作する場合には、優先度の砥いチャネル番号を持つ
チャネル装置からのデータ転送要求は後回しにされて長
時間待たされる。待合せが長時間になると、Ｉ１０ディ
バイスのデータオーバーランが発生し易くなるため、そ
の発生率を低くするためには、必要以上のデータバッフ
ァを各チャネル内に用意しなければならず、ハード量が
増加するという欠点がある。
、中央処理？ｃｔｉおよびメモリ２と複数のチャネル装
置４とに接続されたチャネル制御部３によって各チャネ
ル装置４からのデータ転送要求の優先順位を決定し、選
択されたチャネル装置４が入出力インタフェース５を制
御してチャネル制御部３を介してメモリ２との間のデー
タ転送を行なう、１＃！先順位はチャネル番号等によっ
てあらかじめ決定されているため、複数のチャネルが同
時動作する場合には、優先度の砥いチャネル番号を持つ
チャネル装置からのデータ転送要求は後回しにされて長
時間待たされる。待合せが長時間になると、Ｉ１０ディ
バイスのデータオーバーランが発生し易くなるため、そ
の発生率を低くするためには、必要以上のデータバッフ
ァを各チャネル内に用意しなければならず、ハード量が
増加するという欠点がある。
発明の目的
本発明の目的は、上述の従来の欠点を解決し、データバ
ッファの使用状況に応じて優先順位を付加したデータ転
送要求を出すことができるチャネル装置を提供し、デー
タバッファ量を低減し、しかもデータオーバランの発生
を減少させることを可能とすることにある。
ッファの使用状況に応じて優先順位を付加したデータ転
送要求を出すことができるチャネル装置を提供し、デー
タバッファ量を低減し、しかもデータオーバランの発生
を減少させることを可能とすることにある。
発明の構成
本発明のチャネル装置は、入出力ディバイスとチャネル
制御部との間に介装され、入出力インタフェースを制御
して前記チャネル制御部を介して入出力デバイスとメモ
リ間のデータ転送を行なうチャネル装置において、チャ
ネル内のデータバッファの使用状況を検出する検出回路
と、該検出回路の出力に応じて優先レベルを決定するデ
コーダとを備えて、該デコーダの出力によって優先レベ
ルを付加したデータ転送要求を前記チャネル制御部に送
出することを特徴とする。
制御部との間に介装され、入出力インタフェースを制御
して前記チャネル制御部を介して入出力デバイスとメモ
リ間のデータ転送を行なうチャネル装置において、チャ
ネル内のデータバッファの使用状況を検出する検出回路
と、該検出回路の出力に応じて優先レベルを決定するデ
コーダとを備えて、該デコーダの出力によって優先レベ
ルを付加したデータ転送要求を前記チャネル制御部に送
出することを特徴とする。
発明の実施例
次に、本発明について、図面を参照して詳細に説明する
。
。
第１図は、本発明の一実施例を示すブロック図である。
すなわち、チャネル装置４は、バッファ制御回路４１．
演算回路４２．セレクタ４３．レジスタ４４、デコーダ
４５等から構成される。パンファ制御回路４１は１通常
のバッファ制御の他に、転送バイト数を示す信号および
演算モード指示＋０２による演算回路４２の制御、初期
値信号１０３および選択信号１０４によるセレクタ４３
の制御、セット信号１０５によるレジスタ４４の制御、
デコーダ有効信号１０８によるデコーダ４５の出力制御
等を行なう。
演算回路４２．セレクタ４３．レジスタ４４、デコーダ
４５等から構成される。パンファ制御回路４１は１通常
のバッファ制御の他に、転送バイト数を示す信号および
演算モード指示＋０２による演算回路４２の制御、初期
値信号１０３および選択信号１０４によるセレクタ４３
の制御、セット信号１０５によるレジスタ４４の制御、
デコーダ有効信号１０８によるデコーダ４５の出力制御
等を行なう。
演算回路４２は、バッファ制御回路４１からバス１０１
を介して供給された転送バイト数を、演算モード指示信
号１０２に応じて、レジスタ４４の出力に加算し、また
は減算して出力する。
を介して供給された転送バイト数を、演算モード指示信
号１０２に応じて、レジスタ４４の出力に加算し、また
は減算して出力する。
セレクタ４３は、バッファ制御回路４１から入力される
初期値信号１０３と上記演算回路４２の演算出力信号１
０７とを入力し、選択信号１０４によって択一的に選択
出力する。
初期値信号１０３と上記演算回路４２の演算出力信号１
０７とを入力し、選択信号１０４によって択一的に選択
出力する。
レジスタ４４は、セレクタ出力１０８をセット信号１０
５によって格納する。レジスタ出力１１０は、演算回路
４２の一方の入力に供給され、また、その上位２ビツト
１０１１１をデコーダ４５に入力させる。
５によって格納する。レジスタ出力１１０は、演算回路
４２の一方の入力に供給され、また、その上位２ビツト
１０１１１をデコーダ４５に入力させる。
デコーダ４５は、デコーダ有効信号１０Ｂが°１“のと
き、入力信号”ｏｏ”に対して出力Ａを１″とし、入力
信号″Ｏ１”に対して出力Ｂを“１パとし、入力信号“
ｌＯ”に対して出力Ｃをｌ”とし、入力信号“１１ ”
に対しては出力りをｌ ”１°° としてチャネル制御
部３に送出する。デコーダ有効信号１０６が“０゛′の
場合は、デコーダ４５の出力Ａ、Ｂ、Ｃ，Ｄはいずれも
０′°である。デコーダ４５の出力Ａ、Ｂ、Ｃ，Ｄはチ
ャネル制御部３に対するデータ転送要求であり、Ａが”
ｌ ”のとき優先順位が最高であり、以下、Ｂ。
き、入力信号”ｏｏ”に対して出力Ａを１″とし、入力
信号″Ｏ１”に対して出力Ｂを“１パとし、入力信号“
ｌＯ”に対して出力Ｃをｌ”とし、入力信号“１１ ”
に対しては出力りをｌ ”１°° としてチャネル制御
部３に送出する。デコーダ有効信号１０６が“０゛′の
場合は、デコーダ４５の出力Ａ、Ｂ、Ｃ，Ｄはいずれも
０′°である。デコーダ４５の出力Ａ、Ｂ、Ｃ，Ｄはチ
ャネル制御部３に対するデータ転送要求であり、Ａが”
ｌ ”のとき優先順位が最高であり、以下、Ｂ。
Ｃ，Ｄの順に優先度が低下するものとする。
次に、未実施例の動作について説明する。
データ転送動作には、メモリからチャネルを介してＩ１
０デバイスにデータを転送する“ライト動作°゛と、Ｉ
１０ディバイスからチャネルを介してメモリへデータ転
送を行なう“リード動作′°とがある。
０デバイスにデータを転送する“ライト動作°゛と、Ｉ
１０ディバイスからチャネルを介してメモリへデータ転
送を行なう“リード動作′°とがある。
ライト動作の場合は、ライトコマンドが起動されると、
パンファ制御回路４１から初期値信号１０３をオール“
０′としてセクレタ４３に送出し、セクタ４３は、Ｊ！
択信号１０４によって初期値信号１０３を選択出力する
。従って、セレクタ出力１０８はオール″０“となり、
レジスタ４４はセット信号１０５によって上記オール“
０″をセットしてライト時の初期値とする。
パンファ制御回路４１から初期値信号１０３をオール“
０′としてセクレタ４３に送出し、セクタ４３は、Ｊ！
択信号１０４によって初期値信号１０３を選択出力する
。従って、セレクタ出力１０８はオール″０“となり、
レジスタ４４はセット信号１０５によって上記オール“
０″をセットしてライト時の初期値とする。
そして、バッファ制御回路４１は、バッファ（図示され
ていない）への書込み準備が完了すると、デコーダ有効
信号１０［１を“１″とする。これによってデコーダ４
５は、入力信号に応じた出力を出す、今、レジスタ４４
の上位２ビツトは“００″′であるから、出力Ａを″１
パとした転送要求をチャネル制御部３に送出する。Ａは
最優先の転送要求である。上記転送要求をチャネル制御
部３が受付けて、メモリ２からデータを読出してチャネ
ル装置４に送出すると、パンファ制御回路４１はデコー
ダ有効信号１０Ｂを“Ｏ”にし、転送されたデータをバ
ッファに取込む、また、転送されたデータのバイト数を
バス１０１によって演算回路４２に供給し、演算モード
指示１０２によって“加算パを指示する、同時に選択信
号１０４によって演算出力信号１０？を選択するように
セレクタ４３に指示し、またセット信号１０５によって
セレクタ出力１０８をセットするようにレジスタ４４に
指示する。従って、レジスタ４４ノ内容は、バッファに
格納されたデータのバイト数を示す。
ていない）への書込み準備が完了すると、デコーダ有効
信号１０［１を“１″とする。これによってデコーダ４
５は、入力信号に応じた出力を出す、今、レジスタ４４
の上位２ビツトは“００″′であるから、出力Ａを″１
パとした転送要求をチャネル制御部３に送出する。Ａは
最優先の転送要求である。上記転送要求をチャネル制御
部３が受付けて、メモリ２からデータを読出してチャネ
ル装置４に送出すると、パンファ制御回路４１はデコー
ダ有効信号１０Ｂを“Ｏ”にし、転送されたデータをバ
ッファに取込む、また、転送されたデータのバイト数を
バス１０１によって演算回路４２に供給し、演算モード
指示１０２によって“加算パを指示する、同時に選択信
号１０４によって演算出力信号１０？を選択するように
セレクタ４３に指示し、またセット信号１０５によって
セレクタ出力１０８をセットするようにレジスタ４４に
指示する。従って、レジスタ４４ノ内容は、バッファに
格納されたデータのバイト数を示す。
バッファへのデータ取込みの一連の動作が終了し、次の
データ転送が可能になると、バッファ制御回路４１はデ
コーダ有効信号１０Ｂを再びｌｎとしてデコーダ４５の
出力を有効としてチャネル制御部３に対して次のデータ
の転送要求を行なう。
データ転送が可能になると、バッファ制御回路４１はデ
コーダ有効信号１０Ｂを再びｌｎとしてデコーダ４５の
出力を有効としてチャネル制御部３に対して次のデータ
の転送要求を行なう。
一方、バッファ制御回路４１の制御によって、前記バッ
ファに蓄積されたデータをＩ１０ディバイスに転送する
たびに、転送したデータバイト数をパス１Ｇ＋に出力し
、演算モード指示１０２によって減算を指示する。従っ
て、演算回路４２はレジスタ４４の出力から転送バイト
数を減じた数を出力し、これがセレクタ４３を介してレ
ジスタ４４に入力され。
ファに蓄積されたデータをＩ１０ディバイスに転送する
たびに、転送したデータバイト数をパス１Ｇ＋に出力し
、演算モード指示１０２によって減算を指示する。従っ
て、演算回路４２はレジスタ４４の出力から転送バイト
数を減じた数を出力し、これがセレクタ４３を介してレ
ジスタ４４に入力され。
レジスタ４４はセット信号１０５によって上記データを
取り込みその内容を更新する。従って、レジスタ４４の
内容は常にバッファ内にフェッチしであるデータのバイ
ト数を示している。すなわち、本実施例においては、レ
ジスタ４４は、“データバッファの使用状況を検出する
検出回路”を構成している。レジスタ４４のオール″ｌ
′は、バッファの全部にデータがフェッチされたことを
意味する。従って、上位２ビツトが“００′であること
は、バッフ７に７エツチされたデータ量が、全容量の１
ノ４以下であることを意味する。上位２ビツトの°６０
１”は、１／４〜２／４のデータ量がフェッチされてい
ることを示し、′１０”は２ハ〜３／４のデータ酸がフ
ェッチされたことを、“Ｕ”は３ハ以上のデータ量がフ
ェッチされていることを示す。
取り込みその内容を更新する。従って、レジスタ４４の
内容は常にバッファ内にフェッチしであるデータのバイ
ト数を示している。すなわち、本実施例においては、レ
ジスタ４４は、“データバッファの使用状況を検出する
検出回路”を構成している。レジスタ４４のオール″ｌ
′は、バッファの全部にデータがフェッチされたことを
意味する。従って、上位２ビツトが“００′であること
は、バッフ７に７エツチされたデータ量が、全容量の１
ノ４以下であることを意味する。上位２ビツトの°６０
１”は、１／４〜２／４のデータ量がフェッチされてい
ることを示し、′１０”は２ハ〜３／４のデータ酸がフ
ェッチされたことを、“Ｕ”は３ハ以上のデータ量がフ
ェッチされていることを示す。
デコーダ有効信号１０Ｂは、バッファ内に・空があり、
メモリからデータを取込める間は“ｌ”とされ、デコー
ダ４５は、レジスタ４４の出力とＩ１０ディバイス種類
表示回路４７の出力に応じた出力Ａ−Ｄによって転送要
求を出力する。従って、レジスタ４４にフェッチされた
データ量が少ない程優先度が高く、フェッチされている
データ量が多くなる程憬先度の低い転送要求を送出する
ことになる。
メモリからデータを取込める間は“ｌ”とされ、デコー
ダ４５は、レジスタ４４の出力とＩ１０ディバイス種類
表示回路４７の出力に応じた出力Ａ−Ｄによって転送要
求を出力する。従って、レジスタ４４にフェッチされた
データ量が少ない程優先度が高く、フェッチされている
データ量が多くなる程憬先度の低い転送要求を送出する
ことになる。
次に、リード動作について説明する。リードコマンドが
起動されると、初期値信号１０３がオール“ｌ”′とじ
て出力され、セレクタ４３を通してレジスタ４４にセッ
トされる。リード時のレジスタ４４の初期値はオール“
ｌ ”とされる、そして、Ｉｌｏとのデータ転送が開始
され、Ｉｌｏから転送されたデータがデータバッファに
取込まれる毎に、レジスタ４４の内容は、その出力から
転送バイト数を減じた数によって更新される。バッファ
内にあらかじめ定められたバイト数のデータが格納され
ると、バッファ制御回路４１はデコーダ有効信号ＩＱθ
を“ｌ”として出力し、デコーダ４５は入力信号に応じ
て出力Ａ、Ｂ、ＣまたはＤを“１″としてチャネル制御
部３に対して転送要求を行なう。
起動されると、初期値信号１０３がオール“ｌ”′とじ
て出力され、セレクタ４３を通してレジスタ４４にセッ
トされる。リード時のレジスタ４４の初期値はオール“
ｌ ”とされる、そして、Ｉｌｏとのデータ転送が開始
され、Ｉｌｏから転送されたデータがデータバッファに
取込まれる毎に、レジスタ４４の内容は、その出力から
転送バイト数を減じた数によって更新される。バッファ
内にあらかじめ定められたバイト数のデータが格納され
ると、バッファ制御回路４１はデコーダ有効信号ＩＱθ
を“ｌ”として出力し、デコーダ４５は入力信号に応じ
て出力Ａ、Ｂ、ＣまたはＤを“１″としてチャネル制御
部３に対して転送要求を行なう。
チャネル制御部３が転送要求を受付けて、バッファ内の
データを引取ると、そのときの転送バイト数がバス１０
１に出力され、演算回路４２によってレジスタ４４の出
力に加算され、 ｒｉ４ｍ出力信号１０７がセレクタ４
３で選択されてレジスタ４４の内容が更新される。従っ
て、レジスタ４４の内容は、常にバッファ内の空のバイ
ト数を示していることになる。従って、レジスタ４４の
上位２ビツトがバッファ内の空エリアに応じて４段階に
変化する。すなわち、空エリヤが１八以下のときは、”
ｏｏ”、１／４〜２ハのときは“Ｏ１″、２７４〜３ハ
のときは” １０” 、 ３ハ以上のときは“１１”と
なる、従って、デコーダ４５の出力は、バッファの空状
態に応じて４段階の出力Ａ、Ｂ、Ｃ，Ｄによって優先度
を付加した転送要求をチャネル制御部３に送出すること
かでざる。空が１７４以下になると、最優先の出力Ａが
出されることは勿論である。
データを引取ると、そのときの転送バイト数がバス１０
１に出力され、演算回路４２によってレジスタ４４の出
力に加算され、 ｒｉ４ｍ出力信号１０７がセレクタ４
３で選択されてレジスタ４４の内容が更新される。従っ
て、レジスタ４４の内容は、常にバッファ内の空のバイ
ト数を示していることになる。従って、レジスタ４４の
上位２ビツトがバッファ内の空エリアに応じて４段階に
変化する。すなわち、空エリヤが１八以下のときは、”
ｏｏ”、１／４〜２ハのときは“Ｏ１″、２７４〜３ハ
のときは” １０” 、 ３ハ以上のときは“１１”と
なる、従って、デコーダ４５の出力は、バッファの空状
態に応じて４段階の出力Ａ、Ｂ、Ｃ，Ｄによって優先度
を付加した転送要求をチャネル制御部３に送出すること
かでざる。空が１７４以下になると、最優先の出力Ａが
出されることは勿論である。
従って、本実施例は、Ｉｌｏに対するデータ転送時間の
余裕度、すなわち、ライト動作時はバッファにフェッチ
されているデータ量、リード動作時はバッファ内の空エ
リアの多少に応じて優先度を付加したデータ転送要求を
出力することにより、データオーバランの発生を少なく
することができるという効果がある。
余裕度、すなわち、ライト動作時はバッファにフェッチ
されているデータ量、リード動作時はバッファ内の空エ
リアの多少に応じて優先度を付加したデータ転送要求を
出力することにより、データオーバランの発生を少なく
することができるという効果がある。
発明の効果
以上のように、本発明においては、データバッファの使
用状態に応じて優先度を付加したデータ転送要求を出力
するように構成したから、データオーバランの発生を低
くすることができるという効果がある。
用状態に応じて優先度を付加したデータ転送要求を出力
するように構成したから、データオーバランの発生を低
くすることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
従来のデータ転送方式の一例を示すブロック図である。 図において、ｌ：中央処理装置、２：メモリ、３：チャ
ネル制御部、４：チャネル装置、５：入出力インタフェ
ース、４にバッファ制御回路、４２：演算回路、４３＝
セレクタ、４４：レジスタ、４５：デコーダ、４６：オ
アゲート、１０１：パス、ＩＯ２：演算モード指示、１
０３：初期値信号、１０４：選択信号、１０５：セット
信号、１０６：デコーダ有効信号、１０７：演算出力信
号、１０８：セレクタ出力、１０８：レジスタのＬ位２
ビット、１１０：レジスタ出力。
従来のデータ転送方式の一例を示すブロック図である。 図において、ｌ：中央処理装置、２：メモリ、３：チャ
ネル制御部、４：チャネル装置、５：入出力インタフェ
ース、４にバッファ制御回路、４２：演算回路、４３＝
セレクタ、４４：レジスタ、４５：デコーダ、４６：オ
アゲート、１０１：パス、ＩＯ２：演算モード指示、１
０３：初期値信号、１０４：選択信号、１０５：セット
信号、１０６：デコーダ有効信号、１０７：演算出力信
号、１０８：セレクタ出力、１０８：レジスタのＬ位２
ビット、１１０：レジスタ出力。
Claims (1)
- 入出力ディバイスとチャネル制御部との間に介装され、
入出力インタフェースを制御して前記チャネル制御部を
介して入出力デバイスとメモリ間のデータ転送を行なう
チャネル装置において、チャネル内のデータバッファの
使用状況を検出する検出回路と、該検出回路の出力に応
じて優先レベルを決定するデコーダとを備えて、該デコ
ーダの出力によつて優先レベルを付加したデータ転送要
求を前記チャネル制御部に送出することを特徴とするチ
ャネル装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24673184A JPS61125667A (ja) | 1984-11-21 | 1984-11-21 | チヤネル装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24673184A JPS61125667A (ja) | 1984-11-21 | 1984-11-21 | チヤネル装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61125667A true JPS61125667A (ja) | 1986-06-13 |
Family
ID=17152804
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24673184A Pending JPS61125667A (ja) | 1984-11-21 | 1984-11-21 | チヤネル装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61125667A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191453A (ja) * | 1989-12-15 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | データ処理システム |
-
1984
- 1984-11-21 JP JP24673184A patent/JPS61125667A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191453A (ja) * | 1989-12-15 | 1991-08-21 | Internatl Business Mach Corp <Ibm> | データ処理システム |
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