JPH0528083A - 入出力データ転送回路 - Google Patents
入出力データ転送回路Info
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- JPH0528083A JPH0528083A JP17864391A JP17864391A JPH0528083A JP H0528083 A JPH0528083 A JP H0528083A JP 17864391 A JP17864391 A JP 17864391A JP 17864391 A JP17864391 A JP 17864391A JP H0528083 A JPH0528083 A JP H0528083A
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Abstract
(57)【要約】
【目的】低速チャネルでは１つの入力データバッファを
共通に使用することにより、ハードウェア量の削減をは
かる。 【構成】データバッファＡ４０は高速チャネルに対応
し、データバッファＢ５０は低速チャネルに対応してい
る。チャネル優先判定回路６０で選択されたチャネルに
より出力される高速入力転送要求ｂ又は低速入力転送要
求ｅにより、それらを受けた転送データ制御回路Ｃ２０
又は転送データ制御回路Ｄ３０は高速チャネルか低速チ
ャネルかを判断し、データバッファＡ４０及びデータバ
ッファＢ３０をそれぞれ制御する。そりて、入力制御転
送回路１０はデータセレクタ７０によりデータバッファ
Ａ４０又はデータバッファＢ３０のいずれかを選択し、
主記憶装置に対してデータの転送を行う。
共通に使用することにより、ハードウェア量の削減をは
かる。 【構成】データバッファＡ４０は高速チャネルに対応
し、データバッファＢ５０は低速チャネルに対応してい
る。チャネル優先判定回路６０で選択されたチャネルに
より出力される高速入力転送要求ｂ又は低速入力転送要
求ｅにより、それらを受けた転送データ制御回路Ｃ２０
又は転送データ制御回路Ｄ３０は高速チャネルか低速チ
ャネルかを判断し、データバッファＡ４０及びデータバ
ッファＢ３０をそれぞれ制御する。そりて、入力制御転
送回路１０はデータセレクタ７０によりデータバッファ
Ａ４０又はデータバッファＢ３０のいずれかを選択し、
主記憶装置に対してデータの転送を行う。
Description
【０００１】
【産業上の利用分野】本発明は、入出力データ転送回路
に関し、特に各チャネル毎にデータ転送速度の異なるチ
ャネルと主記憶装置との間の入力データ転送を行う入出
力データ転送回路に関する。
に関し、特に各チャネル毎にデータ転送速度の異なるチ
ャネルと主記憶装置との間の入力データ転送を行う入出
力データ転送回路に関する。
【０００２】
【従来の技術】従来、この種の入出力データ転送回路
は、転送速度の低いチャネル（以下低速チャネルとい
う）において、転送速度の高いチャネル（以下高速チャ
ネルという）に比較してデータ転送要求頻度が非常に少
ないが、前チャネルに対応してデータバッファを備え、
各チャネルと主記憶装置との間の入力データ転送を行っ
ていた。
は、転送速度の低いチャネル（以下低速チャネルとい
う）において、転送速度の高いチャネル（以下高速チャ
ネルという）に比較してデータ転送要求頻度が非常に少
ないが、前チャネルに対応してデータバッファを備え、
各チャネルと主記憶装置との間の入力データ転送を行っ
ていた。
【０００３】
【発明が解決しようとする課題】上述した従来の入出力
データ転送回路は、チャネルから主記憶装置への入力デ
ータ転送において、チャネル毎に転送速度にばらつきが
あり、転送速度の高いチャネルと低いチャネルとの間に
非常に大きな差がある場合には、低速チャネルからのデ
ータ転送要求頻度が非常に低いため、全チャネル対応に
入力データバッファを備えていても、一定時間内の１つ
の高速チャネルの入力データバッファの使用回数が、幾
つかの低速チャネルのデータバッファの使用回数を合わ
せたよりも多い場合もあり、使用頻度の低い入力データ
をチャネルに対応して備えているためハードウェア量も
多くなり、ハードウェア量の割には高速チャネルと低速
チャネルとの間の使用頻度に大きな差があるという欠点
があった。
データ転送回路は、チャネルから主記憶装置への入力デ
ータ転送において、チャネル毎に転送速度にばらつきが
あり、転送速度の高いチャネルと低いチャネルとの間に
非常に大きな差がある場合には、低速チャネルからのデ
ータ転送要求頻度が非常に低いため、全チャネル対応に
入力データバッファを備えていても、一定時間内の１つ
の高速チャネルの入力データバッファの使用回数が、幾
つかの低速チャネルのデータバッファの使用回数を合わ
せたよりも多い場合もあり、使用頻度の低い入力データ
をチャネルに対応して備えているためハードウェア量も
多くなり、ハードウェア量の割には高速チャネルと低速
チャネルとの間の使用頻度に大きな差があるという欠点
があった。
【０００４】
【課題を解決するための手段】本発明は、チャネルから
主記憶装置への入力データ転送に際し、前記チャネルを
転送速度により予め高転送速度のチャネルと低転送速度
のチャネルとに区別しておき、前記高転送速度のチャネ
ルに対してはチャネル毎に複数回分の転送データを格納
できる第１の入力データバッファと、前記チャネルから
のデータ転送要求１回分の転送データを格納できる前記
低転送速度のチャネルに共通な第２を入力データバッフ
ァと、複数チャネルからのデータ転送要求からチャネル
固有の優先順位に従って１つのチャネルを選択し、前記
高転送速度のチャネルの場合にはチャネル番号と高速入
力転送要求とを出力し、かつ前記低転送速度のチャネル
の場合には低速入力転送要求とを出力するチャネル優先
判定回路と、前記チャネル優先判定回路からの前記チャ
ネル番号と前記高速入力転送要求とを受け付け、前記第
１の入力データバッファへのチャネルからの転送データ
の書き込み制御を行うと共に、対応する前記チャネルの
バッファ領域分のデータが格納されたことを検出すると
メモリリクエストを出力する第１の転送データ制御回路
と、前記チャネル優先判定回路からの前記低速入力転送
要求を受け付け、前記第２の入力データバッファへのチ
ャネルからの転送データの書き込み制御を行うと共に、
対応する前記チャネルのバッファ領域分のデータが格納
されたことを検出するとメモリリクエストを出力する第
２の転送データ制御回路と、前記第１又は第２の転送デ
ータ制御回路からの前記メモリリクエストを入力し、前
記主記憶装置へ書き込み要求を送出する入力制御転送回
路と、前記第１又は第２の入力データバッファのいずれ
かを選択し前記主記憶装置へ転送データを出力するデー
タセレクタとを備えている。
主記憶装置への入力データ転送に際し、前記チャネルを
転送速度により予め高転送速度のチャネルと低転送速度
のチャネルとに区別しておき、前記高転送速度のチャネ
ルに対してはチャネル毎に複数回分の転送データを格納
できる第１の入力データバッファと、前記チャネルから
のデータ転送要求１回分の転送データを格納できる前記
低転送速度のチャネルに共通な第２を入力データバッフ
ァと、複数チャネルからのデータ転送要求からチャネル
固有の優先順位に従って１つのチャネルを選択し、前記
高転送速度のチャネルの場合にはチャネル番号と高速入
力転送要求とを出力し、かつ前記低転送速度のチャネル
の場合には低速入力転送要求とを出力するチャネル優先
判定回路と、前記チャネル優先判定回路からの前記チャ
ネル番号と前記高速入力転送要求とを受け付け、前記第
１の入力データバッファへのチャネルからの転送データ
の書き込み制御を行うと共に、対応する前記チャネルの
バッファ領域分のデータが格納されたことを検出すると
メモリリクエストを出力する第１の転送データ制御回路
と、前記チャネル優先判定回路からの前記低速入力転送
要求を受け付け、前記第２の入力データバッファへのチ
ャネルからの転送データの書き込み制御を行うと共に、
対応する前記チャネルのバッファ領域分のデータが格納
されたことを検出するとメモリリクエストを出力する第
２の転送データ制御回路と、前記第１又は第２の転送デ
ータ制御回路からの前記メモリリクエストを入力し、前
記主記憶装置へ書き込み要求を送出する入力制御転送回
路と、前記第１又は第２の入力データバッファのいずれ
かを選択し前記主記憶装置へ転送データを出力するデー
タセレクタとを備えている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明の一実施例を示すブロック図
てある。
てある。
【０００７】本発明の入出力データ転送回路は、図１に
示すように、高転送速度のチャネルに対応する入力デー
タバッファＡ４０と、低転送速度のチャネルに共通な入
力データバッファＢ５０と、複数チャネルからのデータ
転送要求からチャネル固有の優先順位に従って１つのチ
ャネルを選択するチャネル優先判定回路６０と、入力デ
ータハッファＡ４０への転送データの書き込み制御を行
うと共にメモリリクエストを出力する転送データ制御回
路Ｃ２０と、入力データバッファＢ５０への書き込み制
御を行うと共にメモリリクエストを出力する転送データ
制御回路Ｄ３０と、メモリリクエストを入力し主記憶装
置へ書き込み要求を送出する入力制御転送回路１０と、
入力データバッファＡ４０又は入力データバッファＢ５
０のいずれかを選択し前記主記憶装置へ転送データを出
力するデータセレクタ７０とを含んで構成される。
示すように、高転送速度のチャネルに対応する入力デー
タバッファＡ４０と、低転送速度のチャネルに共通な入
力データバッファＢ５０と、複数チャネルからのデータ
転送要求からチャネル固有の優先順位に従って１つのチ
ャネルを選択するチャネル優先判定回路６０と、入力デ
ータハッファＡ４０への転送データの書き込み制御を行
うと共にメモリリクエストを出力する転送データ制御回
路Ｃ２０と、入力データバッファＢ５０への書き込み制
御を行うと共にメモリリクエストを出力する転送データ
制御回路Ｄ３０と、メモリリクエストを入力し主記憶装
置へ書き込み要求を送出する入力制御転送回路１０と、
入力データバッファＡ４０又は入力データバッファＢ５
０のいずれかを選択し前記主記憶装置へ転送データを出
力するデータセレクタ７０とを含んで構成される。
【０００８】続いて、本実施例の動作について説明す
る。
る。
【０００９】チャネルから主記憶への入力データ転送に
おいて、チャネルからのデータ転送要求ａがあるとチャ
ネル優先判定回路６０により１つのチャネルからの転送
要求のときには、そのチャネルからのデータ転送要求が
選択されるが、複数チャネルからのデータ転送要求のと
きには、複数の中から１つのチャネルのデータ転送要求
が選択され、チャネル優先判定回路６０からは選択した
チャネルが高速チャネルのときにはチャネルば番号ｃと
高速入力転送要求ｂとが出力され、また、選択したチャ
ネルが低速チャネルのときには低速入力転送要求ｅが出
力される。
おいて、チャネルからのデータ転送要求ａがあるとチャ
ネル優先判定回路６０により１つのチャネルからの転送
要求のときには、そのチャネルからのデータ転送要求が
選択されるが、複数チャネルからのデータ転送要求のと
きには、複数の中から１つのチャネルのデータ転送要求
が選択され、チャネル優先判定回路６０からは選択した
チャネルが高速チャネルのときにはチャネルば番号ｃと
高速入力転送要求ｂとが出力され、また、選択したチャ
ネルが低速チャネルのときには低速入力転送要求ｅが出
力される。
【００１０】転送データ制御回路Ｃ２０は、チャネル優
先判定回路６０からの高速入力転送要求ｂを受け付ける
と、チャネルが１回の転送要求で転送する１６バイトの
データに対し、高速チャネル毎に３２バイトの転送デー
タを格納できるデータバッファＡ４０に対し書き込み信
号ｋ及び書き込みアドレスｌを出力することにより、転
送データ制御回路Ｃ２０で取り込む高速チャネルのチャ
ネル番号ｃに対応するデータバッファＡ４０の領域へチ
ャネルからの入力データｆを格納する。更に、転送デー
タ制御回路Ｃ２０は、データバッファＡ４０を管理し、
１つの高速チャネルにおける２回の転送要求によりデー
タバッファＡ４０のそのチャネルに対応する３２バイト
の格納領域にデータが書き込まれたことを検出すると、
その３２バイトのデータを主記憶装置へ書き込むための
要求であるメモリリクエストｈ及びチャネル番号ｉを出
力する。
先判定回路６０からの高速入力転送要求ｂを受け付ける
と、チャネルが１回の転送要求で転送する１６バイトの
データに対し、高速チャネル毎に３２バイトの転送デー
タを格納できるデータバッファＡ４０に対し書き込み信
号ｋ及び書き込みアドレスｌを出力することにより、転
送データ制御回路Ｃ２０で取り込む高速チャネルのチャ
ネル番号ｃに対応するデータバッファＡ４０の領域へチ
ャネルからの入力データｆを格納する。更に、転送デー
タ制御回路Ｃ２０は、データバッファＡ４０を管理し、
１つの高速チャネルにおける２回の転送要求によりデー
タバッファＡ４０のそのチャネルに対応する３２バイト
の格納領域にデータが書き込まれたことを検出すると、
その３２バイトのデータを主記憶装置へ書き込むための
要求であるメモリリクエストｈ及びチャネル番号ｉを出
力する。
【００１１】入力転送制御回路１０は、転送データ制御
回路Ｃ２０からのメモリリクエストｈとチャネル番号ｉ
を受け付けると、主記憶装置への書き込み要求ｏを出力
し、メモリリクエストｈ時に受け取ったチャネル番号ｉ
に対応するデータバッファＡ４０の格納領域を示す読み
出しアドレスｎによりデータバッファＡ４０からデータ
を読み出し、データバッファＡ４０とデータバッファＢ
５０の出力データのいずれかを選択するデータセレクタ
７０をセレクト信号ｑを出力し、データバッファＡ４０
の出力データを主記憶装置への書き込みデータｐとして
転送する。
回路Ｃ２０からのメモリリクエストｈとチャネル番号ｉ
を受け付けると、主記憶装置への書き込み要求ｏを出力
し、メモリリクエストｈ時に受け取ったチャネル番号ｉ
に対応するデータバッファＡ４０の格納領域を示す読み
出しアドレスｎによりデータバッファＡ４０からデータ
を読み出し、データバッファＡ４０とデータバッファＢ
５０の出力データのいずれかを選択するデータセレクタ
７０をセレクト信号ｑを出力し、データバッファＡ４０
の出力データを主記憶装置への書き込みデータｐとして
転送する。
【００１２】転送データ制御回路Ｄ３０は、低速入力転
送要求ｅを受け付けると、チャネルが１回の転送要求で
転送する１６バイトのデータを格納するデータバッファ
Ｂ５０に対し書き込み信号ｍを出力することにより、デ
ータバッファＢ５０にチャネルからの入力データｇを格
納する。更に、転送データ制御回路Ｄ３０は、データバ
ッファＢ５０を管理し、１回の低速チャネルからの転送
要求によりデータバッファＢ５０にデータを書き込む
と、その１６バイトのデータを主記憶装置へ書き込むた
めの要求であるメモリリクエストｊを出力する。
送要求ｅを受け付けると、チャネルが１回の転送要求で
転送する１６バイトのデータを格納するデータバッファ
Ｂ５０に対し書き込み信号ｍを出力することにより、デ
ータバッファＢ５０にチャネルからの入力データｇを格
納する。更に、転送データ制御回路Ｄ３０は、データバ
ッファＢ５０を管理し、１回の低速チャネルからの転送
要求によりデータバッファＢ５０にデータを書き込む
と、その１６バイトのデータを主記憶装置へ書き込むた
めの要求であるメモリリクエストｊを出力する。
【００１３】入力転送制御回路１０は、転送データ制御
回路Ｄ３０からのメモリリクエストｊを受け付けると、
主記憶への書き込み要求ｏを出力し、セレクト信号ｑに
よりデータセレクタ７０でデータバッファＢ５０の出力
データを選択させ主記憶装置への書き込みデータｐとし
て転送する。
回路Ｄ３０からのメモリリクエストｊを受け付けると、
主記憶への書き込み要求ｏを出力し、セレクト信号ｑに
よりデータセレクタ７０でデータバッファＢ５０の出力
データを選択させ主記憶装置への書き込みデータｐとし
て転送する。
【００１４】また、転送データ制御回路Ｃ２０は、チャ
ネル優先判定回路６０からの高速入力転送要求ｂがアク
ティブなとき、そのときのチャネル番号ｃに対応するデ
ータバッファＡ４０の格納領域に、チャネルからの転送
データにより３２バイトの主記憶装置への書き込み有効
データがあるときは、格納データが主記憶装置へ転送さ
れそのチャネルの格納領域が空くまで同チャネルに対応
するデータバッファＡ４０の格納領域への書き込みは行
えないため、高速入力転送要求ｂを受け付けず、受付許
可待ち信号ｄを出すことによりチャネル優先判定回路６
０での次の選択を待機させ、バッファが空いた後に高速
入力転送要求ｂを受け付け、受付許可待ち信号ｄを落と
す。
ネル優先判定回路６０からの高速入力転送要求ｂがアク
ティブなとき、そのときのチャネル番号ｃに対応するデ
ータバッファＡ４０の格納領域に、チャネルからの転送
データにより３２バイトの主記憶装置への書き込み有効
データがあるときは、格納データが主記憶装置へ転送さ
れそのチャネルの格納領域が空くまで同チャネルに対応
するデータバッファＡ４０の格納領域への書き込みは行
えないため、高速入力転送要求ｂを受け付けず、受付許
可待ち信号ｄを出すことによりチャネル優先判定回路６
０での次の選択を待機させ、バッファが空いた後に高速
入力転送要求ｂを受け付け、受付許可待ち信号ｄを落と
す。
【００１５】転送データ制御回路Ｄ３０は、データバッ
ファＢ５０に主記憶への書き込み有効データがあり、そ
のデータが主記憶装置へ転送されるまで、受け付け許可
待ち信号ｆを出力し、全低速チャネルからの転送要求に
よりチャネル優先判定回路６０での選択を抑止すること
により高速チャネル又は低速チャネルからの主記憶装置
へのデータ転送を行う。
ファＢ５０に主記憶への書き込み有効データがあり、そ
のデータが主記憶装置へ転送されるまで、受け付け許可
待ち信号ｆを出力し、全低速チャネルからの転送要求に
よりチャネル優先判定回路６０での選択を抑止すること
により高速チャネル又は低速チャネルからの主記憶装置
へのデータ転送を行う。
【００１６】
【発明の効果】以上説明したように本発明は、転送速度
の低い幾つかのチャネルにおいては、低速チャネルであ
ると定め、低速チャネルで共通に使用する入力データバ
ッファを１つ持ち、これら以外のチャネルを高速チャネ
ルであると定め、高速チャネルにおいては従来通り、チ
ャネルに対応した複数回分のチャネルからの転送データ
を格納する入力データバッファを備えることによってハ
ードウェア量を削減し、ハードウェア量に対する使用頻
度を上げるという効果がある。
の低い幾つかのチャネルにおいては、低速チャネルであ
ると定め、低速チャネルで共通に使用する入力データバ
ッファを１つ持ち、これら以外のチャネルを高速チャネ
ルであると定め、高速チャネルにおいては従来通り、チ
ャネルに対応した複数回分のチャネルからの転送データ
を格納する入力データバッファを備えることによってハ
ードウェア量を削減し、ハードウェア量に対する使用頻
度を上げるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【符号の説明】 １０ 入力転送制御回路 ２０ 転送データ制御回路Ｃ ３０ 転送データ制御回路Ｄ ４０ データバッファＡ ５０ データバッファＢ ６０ チャネル優先判定回路 ７０ データセレクタ ａ チャネルからのデータ転送要求 ｂ 高速入力転送要求 ｃ チャネル番号 ｄ，ｆ 受付許可待ち信号 ｅ 低速入力転送要求 ｇ チャネルからの入力データ ｈ，ｊ メモリリクエスト ｉ チャネル番号 ｋ，ｍ 書き込み信号 ｌ 書き込みアドレス ｎ 読み出しアドレス ｏ 主記憶装置への書き込み要求 ｐ 主記憶装置への転送データ ｑ セレクト信号
Claims (1)
- 【特許請求の範囲】 【請求項１】 チャネルから主記憶装置への入力データ
転送に際し、前記チャネルを転送速度により予め高転送
速度のチャネルと低転送速度のチャネルとに区別してお
き、前記高転送速度のチャネルに対してはチャネル毎に
複数回分の転送データを格納できる第１の入力データバ
ッファと、前記チャネルからのデータ転送要求１回分の
転送データを格納できる前記低転送速度のチャネルに共
通な第２の入力データバッファと、複数チャネルからの
データ転送要求からチャネル固有の優先順位に従って１
つのチャネルを選択し、前記高転送速度のチャネルの場
合にはチャネル番号と高速入力転送要求とを出力し、か
つ前記低転送速度のチャネルの場合には低速入力転送要
求とを出力するチャネル優先判定回路と、前記チャネル
優先判定回路からの前記チャネル番号と前記高速入力転
送要求とを受け付け、前記第１の入力データバッファへ
のチャネルからの転送データの書き込み制御を行うと共
に、対応する前記チャネルのバッファ領域分のデータが
格納されたことを検出するとメモリリクエストを出力す
る第１の転送データ制御回路と、前記チャネル優先判定
回路からの前記低速入力転送要求を受け付け、前記第２
の入力データバッファへのチャネルからの転送データの
書き込み制御を行うと共に、対応する前記チャネルのバ
ッファ領域分のデータが格納されたことを検出するとメ
モリリクエストを出力する第２の転送データ制御回路
と、前記第１又は第２の転送データ制御回路からの前記
メモリリクエストを入力し、前記主記憶装置へ書き込み
要求を送出する入力制御転送回路と、前記第１又は第２
の入力データバッファのいずれかを選択し前記主記憶装
置へ転送データを出力するデータセレクタとを備えるこ
とを特徴とする入出力データ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17864391A JPH0528083A (ja) | 1991-07-19 | 1991-07-19 | 入出力データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17864391A JPH0528083A (ja) | 1991-07-19 | 1991-07-19 | 入出力データ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528083A true JPH0528083A (ja) | 1993-02-05 |
Family
ID=16052051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17864391A Pending JPH0528083A (ja) | 1991-07-19 | 1991-07-19 | 入出力データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528083A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000510750A (ja) * | 1997-02-28 | 2000-08-22 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | カーペットに洗浄剤を付与するためのベルト式アジテータを有する装置 |
| JP2006252153A (ja) * | 2005-03-10 | 2006-09-21 | Canon Inc | データ処理装置 |
-
1991
- 1991-07-19 JP JP17864391A patent/JPH0528083A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000510750A (ja) * | 1997-02-28 | 2000-08-22 | イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー | カーペットに洗浄剤を付与するためのベルト式アジテータを有する装置 |
| JP2006252153A (ja) * | 2005-03-10 | 2006-09-21 | Canon Inc | データ処理装置 |
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