JP2986653B2 - クロック選択回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ビデオテープレコーダ
等の記録再生装置の時間軸補正回路に係り、特に、位相
の異なる複数のクロックから、再生同期信号の位相に準
じたクロックを選択するクロック選択回路に関する。

【０００２】

【従来の技術】ビデオテープレコーダ（以下、ＶＴＲと
略す）等の記録再生装置においては、記録媒体と再生ヘ
ッドとの相対速度の変動等により、再生信号にジッター
と呼ばれる時間軸誤差が含まれており、この時間軸誤差
の補正を行わずに映像を再生すると、再生画像に色相変
動や横揺れ等が生じて画像品質を損なう。このため、従
来の記録再生装置には、時間軸補正回路が設けられてい
る。

【０００３】時間軸補正回路の基本構成を図５に示す。
同図において、時間軸誤差を含む再生映像信号は、アナ
ログ／ディジタル変換（以下、Ａ／Ｄ変換と略す）され
て、１水平期間分の画像データを記憶するラインメモリ
に書き込まれる。このとき、Ａ／Ｄ変換のサンプリング
クロック及びラインメモリの書き込みクロックには、再
生映像信号のカラーバースト信号又は水平同期信号の位
相により選択されたクロックが用いられ、これは再生映
像信号と同一の時間軸誤差を有するものとする。

【０００４】この書き込みにより、ラインメモリの各番
地には、画面内で空間的に等間隔の位置にある画素が書
き込まれる。このラインメモリを時間的に安定なクロッ
クで読み出し、Ｄ／Ａ変換してアナログ信号に戻すと、
時間軸誤差のない映像信号が得られる。

【０００５】次に、上記のような時間軸補正回路に用い
られる書込みクロックを発生させるクロック選択回路の
従来例を図６に示す。同図において、多相クロック作成
部１には、周波数的に安定した単相の基準クロックが入
力され、クロック選択回路９には再生同期信号より作成
されたＲＥＦ及びＣＬＲが入力される。このとき、ＲＥ
Ｆは多相クロックの相間間隔に等しいパルス幅を有する
パルスであり、ＣＬＲはＲＥＦと同等程度のパルス幅を
有し位相的にＲＥＦより僅かながら進んでいる。

【０００６】多相クロック作成部１では、基準クロック
を一定間隔遅延させて、相互に一定の位相差を有する多
相クロックを作成し、クロック選択回路９へ供給する。
クロック選択回路９では、入力された多相クロックの中
より、ＲＥＦのパルス幅内にあるクロックを選択する。

【０００７】次に、図７に従って、従来のクロック選択
回路の動作を説明する。図７において、多相クロックＣ
Ｋ１〜ＣＫｎの相数ｎの数だけ、Ｊ−Ｋフリップフロッ
プ（以下、フリップフロップをＦＦと略す）：Ｊ−ＫＦ
Ｆ１〜Ｊ−ＫＦＦｎが設けられ、それぞれのクロック入
力は、対応する多相クロックに１対１に接続されてい
る。クロック選択タイミングを示すＲＥＦは、各Ｊ−Ｋ
ＦＦのＪ入力に共通に接続され、各Ｊ−ＫＦＦのＫ入力
はＬレベルである。また、ＣＬＲは各Ｊ−ＫＦＦのリセ
ット入力に共通に供給され、まずＣＬＲによって全ての
ＦＦが初期化される。初期化された後、Ｊ入力にＲＥＦ
が入力され、このＲＥＦのパルス期間内にクロックの立
ち上がりのあるＪ−ＫＦＦのみがセットされて、その出
力ＱがＨになる。

【０００８】さらに、各々のＪ−ＫＦＦのＱ出力と該Ｊ
−ＫＦＦに供給されている多相クロックとのＡＮＤをと
り、このＡＮＤ出力の全てのＯＲをとることにより、Ｒ
ＥＦの位相に最も近い立ち下がり位相を有するクロック
が選択される。こうして選択されたクロックを、時間軸
補正回路のメモリー書込みクロックとして画像データを
書込み、メモリー読み出しには、基準クロックを用いる
ことで、画像信号の時間軸の補正が行われる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来のクロック選択回路では、選択された書込みクロック
は常に基準クロックと同じ周波数であるため、再生同期
信号が同期周期の不安定なジッターを含む場合、クロッ
ク選択された時点での書込みクロックと再生信号とは同
期しているが、次の選択タイミングに近づくにつれて、
書込みクロックと再生信号との同期性が失われるという
欠点があり、このため、クロック選択直後の表示画面の
左端では良好な画質であるが、１水平期間内の時間の経
過に伴ってクロックと再生信号との同期性が減少し、ク
ロック選択直前の表示画面右端に近づくにつれて、画像
の揺らぎが大ききなり画質劣化を生じるという問題点が
あった。

【００１０】以上の問題点に鑑み、本発明の課題は、ク
ロック選択後時間が経過してもクロックと再生信号との
同期性を失うことなく、１水平期間を通じて同期性の良
いクロックをラインメモリ書き込み回路に供給し、クロ
ック選択直前の表示画面右端の近くにおいても画像の揺
らぎない良好な再生映像を提供することである。

【００１１】

【課題を解決するための手段】上記課題を解決するた
め、本発明は、次の構成を有する。すなわち、本発明
は、記録再生装置の再生信号に含まれる時間軸誤差を補
正する時間軸補正回路の書込みクロックを発生するクロ
ック選択回路において、基準クロックに対して相互に一
定の位相差を有する複数のクロックからなる多相クロッ
クを発生する多相クロック発生手段と、再生信号に含ま
れる再生同期信号の周期を測定する周期測定手段と、前
記測定された周期とジッターのない基準周期とを比較す
る比較手段と、前記多相クロックの中から再生同期信号
に同期したクロックを選択する第１のクロック選択手段
と、前記比較手段の比較の結果、測定周期が基準周期よ
り長い場合、前記第１のクロック選択により選択された
クロックより位相の進んだクロックに順次切り替え、測
定周期が基準周期より短い場合、前記第１のクロック選
択手段により選択されたクロックより位相の遅れたクロ
ックに順次切り替える第２のクロック選択手段とを備え
ることを特徴とするクロック選択回路である。

【００１２】

【作用】再生同期信号を整形して作成されたＲＥＦパル
スのパルス幅の期間内に、多相クロックの何れのクロッ
クが立ち上がるかを調べることにより第１のクロック選
択を行う。このとき、ＲＥＦパルスのパルス幅は、多相
クロックの位相差より僅かに広いパルス幅としてある。
次いで、ＲＥＦパルスの周期と、ジッターがない同期間
隔の基準周期との比較を行う。

【００１３】この比較結果に基づいて、第２のクロック
選択手段は、第１のクロック選択手段で選択されたクロ
ックから順次異なる位相のクロックに切り替える。すな
わち、ＲＥＦ周期が基準値より長いという比較結果にな
れば、第１のクロック選択手段により選択されたクロッ
クより位相の進んだクロックに順次切り替え、ＲＥＦ周
期が基準値より短いという比較結果になれば、第１のク
ロック選択手段により選択されたクロックより位相の遅
れたクロックに順次切り替える。

【００１４】

【実施例】次に図面を参照して、本発明の一実施例を説
明する。図１は、本発明に係るクロック選択回路の実施
例のブロック図である。同図において、多相クロック作
成部１は、遅延素子等により基準クロックの周期をｎ分
割し、相互にこの時間の位相差を持つ多相クロック（相
数をｎとし、位相の早いクロックから、ＣＫ１、ＣＫ
２、…、ＣＫｎとする）を出力し、これをクロック選択
回路２に供給する。

【００１５】磁気ヘッドから得られた再生同期信号を整
形したＲＥＦパルス（再生同期間隔）は、１周期カウン
ター３に入力され、その周期がカウントされる。１周期
カウンター３によってカウントされたＲＥＦの周期のデ
ータは、ラッチ４に与えられて、ＣＬＲ（ＲＥＦより少
し位相の進んだパルス）によりラッチされ、１周期保持
される。

【００１６】次いで、ラッチ４に保持されたＲＥＦの周
期（Ｂ）は、大小比較器（マグニチュードコンパレー
タ）５により、ジッターのない同期間隔の基準値（Ａ）
と比較され、比較信号ＡＥＢ（Ａ＝Ｂ）及びＡＧＢ（Ａ
＞Ｂ）が出力される。ＡＥＢ及びＡＧＢは次のアップダ
ウンカウンタ６を制御する。

【００１７】アップダウンカウンタ６のクロック端子に
はＲＥＦが接続され、カウント方向を指示するＵＰ／Ｄ
ＯＷＮ端子にはＡＧＢが接続され、ＡＧＢがＨのときは
カウントアップし、ＡＧＢがＬのときはカウントダウン
する。また、カウントイネーブル（ＥＮＢ）端子には、
ＡＥＢが接続され、これがＨのときは、カウントが抑止
される。

【００１８】アップダウンカウンタ６の出力は、ＧＣＫ
コントローラ７のＲＯＭ７２の上位アドレスに接続され
る。また、クロック選択回路２の出力ＳＣＫをカウント
し、ＲＥＦの周期でカウント値が一周するカウンタを有
するアドレス発生回路７１から、ＲＯＭ７２の下位アド
レスが与えられる。そして、ＲＯＭ７２から読み出され
たデータは、ラッチ７３でＳＣＫのタイミングごとに保
持されて、ＧＣＫとしてクロック選択回路２に与えら
れ、クロック位相切り換えに使用される。

【００１９】次に、図２のクロック選択回路の回路図を
参照して、クロック選択回路２の詳細を説明する。クロ
ック選択回路２は、第１のクロック選択手段と第２のク
ロック選択手段に相当するものである。第１のクロック
選択は、多相クロックＣＫ１〜ＣＫｎの中から、ＲＥＦ
に同期した立ち上がりタイミングを有するものを選択す
るＪ−ＫＦＦ１１〜１ｎにより行われる。

【００２０】第２のクロック選択は、第１のクロック選
択の結果をコピーして、第２の選択の開始状態とするＤ
ＦＦ２１〜２ｎと、ＤＦＦ２１〜２ｎの状態を、ＲＥＦ
周期と基準周期との比較結果に基づいて、双方向にシフ
トさせるＡＮＤ−ＯＲゲート３１〜３ｎにより行われ
る。

【００２１】何れのクロック選択の結果も、ＤＦＦ２１
〜２ｎで構成された左右シフトレジスタの出力に現れ、
このＤＦＦ２１〜２ｎよって多相クロック（ＣＫ１〜Ｃ
Ｋｎ）を選択するＡＮＤゲート４１〜４ｎ及びＯＲゲー
ト５１を介して、選択されたクロックＳＣＫが得られ
る。

【００２２】第１のクロック選択を行うＪ−ＫＦＦ１１
〜１ｎのそれぞれのＪ入力には、ＲＥＦが共通に接続さ
れており、また、各Ｋ入力はＬレベルに接続されてい
る。そして、Ｊ−ＫＦＦ１１〜１ｎのそれぞれのクロッ
ク入力ＣＫには、多相クロック作成部１において作成さ
れた多相クロックのＣＫ１〜ＣＫｎが、１対１対応に接
続されている。

【００２３】Ｊ−ＫＦＦ１１〜１ｎの論理否定側出力
（以下、任意の論理関数Ａの否定をＮ［Ａ］と表現す
る）Ｎ［Ｑ１ｉ］は、それぞれ対応するＤＦＦ３１〜３
ｎのプリセット入力Ｎ［Ｓ３ｉ］に接続されている。ま
た、ＤＦＦのクロックにはＧＣＫが接続されている。そ
して、隣接するＤＦＦ間は、左右シフト可能なようにＡ
ＮＤ−ＯＲゲートを介して接続されている。

【００２４】この接続は、ｉ番目のＤＦＦの入力Ｄ(ｉ)
を、(ｉ−１)番目のＤＦＦの出力Ｑ２(ｉ−１)と、(ｉ
＋１)番目のＤＦＦの出力Ｑ２（ｉ＋１）とを使用して
論理式に表すと式（１）になる。 Ｄ(ｉ)＝〔Ｑ２(ｉ−１)∧ＡＧＢ〕∨〔Ｑ２(ｉ＋１)∧Ｎ［ＡＧＢ］〕 …（１） ここで、演算記号「∧」は論理積を表し、演算記号
「∨」は論理和を表す。

【００２５】すなわち、シフト方向を制御するＡＧＢが
Ｈのときは、ＤＦＦ（ｉ−１）からＤＦＦ（ｉ）にセッ
トされたビットがシフトし、これと反対にＡＧＢがＬの
ときは、ＤＦＦ（ｉ＋１）からＤＦＦ（ｉ）にセットさ
れたビットがシフトすることができるように接続されて
いる。

【００２６】さらに、上記のＦＦ群をリセットするリセ
ット回路があり、これは、リセット入力ＣＬＲと、リセ
ット用ＤＦＦ５２と、ＡＮＤゲート５３とで構成されて
いる。ＤＦＦ２１〜２ｎ及び５２のリセット入力には、
ＣＬＲがそのまま接続されている。Ｊ−ＫＦＦ１１〜１
ｎのリセット入力には、ＤＦＦ５２のＮ［Ｑ］とＣＬＲ
とのＡＮＤであるＪＣＬＲが接続されている。

【００２７】次に、上記のクロック選択回路２の動作
を、図３、図４のタイムチャートを参照して説明する。
まず、負論理のＣＬＲ信号により、Ｊ−ＫＦＦ１１〜１
ｎ、ＤＦＦ２１〜２ｎ及び５２がリセットされる。次い
で、各多相クロック間の位相差より僅かにパルス幅の広
いＲＥＦが入力される。そして、このＲＥＦがＨレベル
にある間に立ち上がりを有する多相クロックＣＫｊが接
続されているＪ−ＫＦＦ１ｊ（ｊ＝１，２，…，ｎ）が
セットされる。

【００２８】次いで、このＪ−ＫＦＦ１ｊのＮ［Ｑ１
ｊ］がプリセット入力に接続されているＤＦＦ２ｊがプ
リセットされる。ＤＦＦ２ｊがプリセットされるとＡＮ
Ｄゲート４ｊが開いて、ＣＫｊが出力され、ＯＲゲート
５１の出力ＳＣＫには、ＲＥＦに同期したクロックが現
れる。ここまでが、第１のクロック選択である。

【００２９】これ以後、ＤＦＦ２１〜２ｎのクロックで
あるＧＣＫが供給されなければ、ＤＦＦの出力変化はな
いので、再度ＣＬＲが入力されるまで、クロック選択状
態に変化はない。ＧＣＫが入力されたとき、ＤＦＦ５２
がセットされる。ＤＦＦ５２の出力Ｎ［Ｑ５２］は、Ａ
ＮＤゲート５３を介して、Ｊ−ＫＦＦ１１〜１ｎをリセ
ットし、ＤＦＦ２１〜２ｎのプリセットを解除する。

【００３０】これ以後に、ＧＣＫが入力されると、その
ときのＡＧＢの値に従って、ＤＦＦのセットされたビッ
ト位置が１つだけ移る。すなわち、ＡＧＢの値がＨレベ
ルであれば、ＤＦＦ２ｊがリセットされると同時に、Ｄ
ＦＦ２（ｊ＋１）がセットされ、逆にＡＧＢの値がＬレ
ベルであれば、ＤＦＦ２ｊがリセットされると同時に、
ＤＦＦ２（ｊ−１）がセットされる。

【００３１】こうして、ＡＧＢがＨレベルなら、ＣＫｊ
の代わりにＣＫ（ｊ＋１）が選び直され、ＡＧＢがＬレ
ベルなら、ＣＫｊの代わりにＣＫ（ｊ−１）が選び直さ
れるように、第２のクロック選択が行われる。これは、
ＡＧＢすなわち、ＲＥＦ周期の基準周期に対する比較結
果に基づいて、選択された多相クロックの位相を変化さ
せたことになる。

【００３２】以上好ましい実施例を説明したが、これは
本発明を限定するものではない。たとえば、実施例にお
いては、第１のクロック選択を行う回路と第２のクロッ
ク選択を行う回路を異なるタイプのＦＦを用いて構成し
たが、同一タイプのＦＦを用いて構成することもできる
し、さらに集積度の高い汎用論理回路であるパラレルロ
ード可能な左右シフトレジスタを利用しても構成でき
る。また、第２のクロック選択を行うタイミング及び回
数は、１水平期間内のどのようなタイミングでもよく、
何回でもよいことは言うまでもない。

【００３３】

【発明の効果】以上説明したように、本発明において
は、ジッターを含む再生同期信号の同期間隔に応じて多
相クロックの位相を切り換えることにより、１水平期間
内のクロック数を一定に保つことができ、クロック選択
直前における再生信号とクロックとの非同期性が改善さ
れるという効果がある。また、本発明のクロック選択手
段によって選択されたクロックを、時間軸補正回路の画
像信号書き込みクロックに使用すれば、ベロシティエラ
ーの改善がおこなわれ、直線性のよい良好な再生画像が
得られるという効果がある。

【図面の簡単な説明】

【図１】本発明に係るクロック選択回路の実施例のブロ
ック図である。

【図２】本発明に係るクロック選択回路の実施例の要部
詳細回路図である。

【図３】実施例のタイミングチャートである。

【図４】実施例のタイミングチャートである。

【図５】時間軸補正回路の基本構成を示すブロック図で
ある。

【図６】従来のクロック選択回路のブロック図である。

【図７】従来のクロック選択回路の要部詳細回路図であ
る。

【符号の説明】

１ 多相クロック作成部 ２ クロック選択回路 ３ １周期カウンタ ４ ラッチ ５ 大小比較器 ６ アップダウンカウンタ ７ ＧＣＫコントローラ ７１ アドレス発生回路 ７２ ＲＯＭ ７３ ラッチ ９ 従来のクロック選択回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 記録再生装置の再生信号に含まれる時間
   軸誤差を補正する時間軸補正回路の書込みクロックを発
   生するクロック選択回路において、 基準クロックに対して相互に一定の位相差を有する複数
   のクロックからなる多相クロックを発生する多相クロッ
   ク発生手段と、 再生信号に含まれる再生同期信号の周期を測定する周期
   測定手段と、 前記測定された周期とジッターのない基準周期とを比較
   する比較手段と、 前記多相クロックの中から再生同期信号に同期したクロ
   ックを選択する第１のクロック選択手段と、前記比較手段の比較の結果、測定周期が基準周期より長
   い場合、前記第１のクロック選択により選択されたクロ
   ックより位相の進んだクロックに順次切り替え、測定周
   期が基準周期より短い場合、前記第１のクロック選択手
   段により選択されたクロックより位相の遅れたクロック
   に順次切り替える 第２のクロック選択手段と、 を備えることを特徴とするクロック選択回路。