JP2000137457A - ディスプレイ装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力映像信号の水平周波数が切り換わった場
合、それに対応した偏向制御信号を作成し、その映像信
号を正しく表示することのできるマルチスキャン対応の
ディスプレイにおいて、水平周波数切り換わり時の画面
の乱れが見えないようにしてユーザの違和感を解消す
る。 【解決手段】 画面表示仕様を表わす情報を入力映像信
号の同期信号から取り出してマイコン１０１に取り込む
入力ポート１０６と、前記画面表示仕様情報に基づき適
合する画面サイズなどの調節情報をＲＯＭ１０３より読
み出して出力ポート１１４からＤ／Ａ変換して偏向回路
へ供給する前記マイコンと、画面表示仕様切り換わり時
に偏向回路の保護を図ると共に映像ミュートを行わせる
スローダウン回路１１２とを具備した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力映像信号の水平偏
向周波数や垂直偏向周波数が、その前に入力された映像
信号のそれとは異なる場合でも、それに対応した偏向制
御信号を作成し、その映像信号を正しく表示することの
できる機能を持つ同期偏向制御回路を有する、所謂マル
チスキャン対応のディスプレイ装置に関する。

【０００２】即ち、ここで云う同期偏向制御回路とは、
入力映像信号の水平偏向周波数や垂直偏向周波数の如き
画面サイズや画面位置に関係する画面表示仕様情報を与
えられると、それに応じた画面サイズ・画面位置指定信
号や、それに応じた画面歪補正用の波形信号などを、入
力映像信号に同期した偏向制御信号として作成し、入力
映像信号を表示するディスプレイの偏向回路に対して供
給する制御回路であり、マルチスキャンディスプレイに
は不可欠の回路であるが、本発明は、かかる意味での同
期偏向制御回路を有するディスプレイ装置に関するもの
である。

【０００３】

【従来の技術】近年、コンピュータ端末等のディスプレ
イ装置では、画面の表示位置や表示サイズ，および表示
すべき映像信号の偏向周波数が多種多様となっている。
このため、１台のディスプレイ装置であらゆる映像信号
（ビデオ信号）に対応可能な汎用性の高いマルチスキャ
ンディスプレイが使用されるようになっている。

【０００４】このようなマルチスキャン・タイプのディ
スプレイの従来例として、実開昭６４−４４９１号公報
に記載のものを挙げることができる。この種の従来技術
では、マイクロコンピュータを用いて、予め映像信号毎
の画面の表示位置および表示サイズ情報を記憶している
メモリを制御し、入力映像信号に応じて、最適な画面表
示位置および表示サイズ情報をメモリより読み出し、こ
の読み出された情報に基づき偏向回路を制御するように
なっている。従って、ここでのマイクロコンピュータの
動作は単に上記メモリの読み出し制御を行っているだけ
である。

【０００５】また、マルチスキャンディスプレイにかか
わらず、ディスプレイ内にディジタルメモリを有し、各
種の画像歪補正データを該メモリから読み出してきて、
画像歪補正波形信号を作成して発生するものがある。こ
の種の従来の波形発生装置としては、特開昭６４−１２
７１６号公報に記載の波形発生装置を挙げることができ
る。

【０００６】該装置では、予めメモリに保持された補正
波形データを水平および垂直同期信号に同期したタイミ
ングで読み出し、Ｄ／Ａ変換によりアナログ信号に変換
し、低域通過フィルタで平滑してパラボラ波形などの画
像歪補正波形信号を得るものである。

【０００７】

【発明が解決しようとする課題】上記の実開昭６４−４
４９１号公報に記載の如き従来技術では、各種入力映像
信号に対応するようにマイクロコンピュータを働かせて
いるが、その動作は単にメモリに保持される情報を選択
的に読み出しているに過ぎず、マイクロコンピュータが
本来もっている機能を充分に発揮させたものとは云い難
い。つまりマイクロコンピュータを用いるのなら、マル
チスキャンディスプレイ用の偏向制御回路として、もっ
と便利で使い勝手に優れたものが実現できると考えられ
るが、その点の配慮がなされていなかった。

【０００８】さらに、上記の特開昭６４−１２７１６号
公報に記載の如き従来技術では、メモリを用いた歪補正
波形発生回路により、画面歪補正波形信号を発生させて
いるが、水平・垂直偏向周波数および表示タイミングが
異なる映像信号にも対処可能とする、いわゆるマルチス
キャン化に対する配慮がなされていないため、各種の映
像信号に対応したそれぞれ専用の補正情報を保持するメ
モリが必要となり、経済化が図られないという問題があ
った。また、従来技術においては、入力映像信号が、或
る周波数を持つものから別の周波数を持つものに急激に
切り換わった場合に発生する画面（画像）の乱れ（見苦
しさ）については配慮されていなかった。

【０００９】本発明の目的は、入力映像信号が、或る周
波数を持つものから別の周波数を持つものに急激に切り
換わった場合に発生する画面（画像）の乱れ（見苦し
さ）からくる違和感（不快感）を除き、ユーザにとって
の使い勝手の向上を図ったマルチスキャン対応のディス
プレイ装置を提供することにある。

【００１０】

【課題を解決するための手段】上記目的達成のため本発
明では、偏向周波数が異なる複数種類の映像信号が入力
可能であって、該入力映像信号に対応した映像を表示す
ることが可能なマルチスキャン対応のディスプレイ装置
において、映像信号の偏向周波数が変化したときに、表
示映像に対して映像ミュートを行う映像ミュート手段を
備えることを特徴とする。

【００１１】

【作用】映像ミュート手段は、入力映像信号を増幅して
出力する映像増幅回路の利得を制御することにより映像
ミュートを行い、入力映像信号が、或る周波数を持つも
のから別の周波数を持つものに急激に切り換わった場合
に発生する画面（画像）の乱れがユーザには見えないよ
うにして、見苦しさを解消する。

【００１２】

【実施例】以下、本発明の一実施例を図１を用いて説明
する。図１は本発明の一実施例を示すブロック図であ
る。

【００１３】図１において、１００は本発明による同期
偏向制御回路（ｘｔａｌはクロック発生回路）で、１０
１はマイクロコンピュータから成る制御回路(以下、Ｃ
ＰＵと記す)、１０２はＣＰＵ１０１とのインターフェ
イスを行う入力ポート（１）回路、１０３は読み出し専
用メモリ（以下、ＲＯＭ）、１０４は読み出し・書き込
み可能メモリ（以下、ＲＡＭ）、１０５，および１０６
は入力ポート（２），および入力ポート（３）回路、で
ある。

【００１４】１０７は入力映像信号に含まれる同期信号
の周波数を検出する同期検出回路、１０８は入力映像信
号に含まれる同期信号の極性を統一し、垂直帰線期間に
おいて水平同期パルスの抜けがあればそれを補正する極
性統一・Ｈ抜け対策回路、１０９は入力映像信号（緑Ｇ
の映像信号）より同期信号を分離し、さらに水平／垂直
同期信号に分離する同期分離・Ｈ／Ｖ分離回路、１１
０，１１１および１１４は出力ポート (０), (１) およ
び (２) 回路、である。

【００１５】１１２は入力映像信号が切り換わって同期
信号の周波数が変化したとき、急激にそれに対処しよう
とすると、水平偏向回路に無理がかかって回路素子の破
損を招く恐れがあるので、それを阻止するための水平保
護を行うｆ_H スローダウン回路、１１３は映像の画面に
おける垂直位相を調整する垂直位相回路、１１５は入力
映像信号に同期したパラボラ波形信号（画面におけるサ
イドピン歪等を補正できる波形）を発生する波形発生回
路、である。

【００１６】１１６と１１７はディジタル−アナログ変
換（以下、Ｄ／Ａ変換と記す）回路、１１８はサンプル
ホールド（以下、Ｓ／Ｈと記す）回路、１１９は低域通
過フィルタ（以下、Ｌ.Ｐ.Ｆ.と記す）、１２０〜１３
７は同期偏向制御回路１００とディスプレイ装置の他の
部分（主として偏向回路）との間を結ぶ入出力端子を示
している。

【００１７】図１では、ＣＰＵ１０１を中心に、ＲＯＭ
１０３、ＲＡＭ１０４、入／出力ポート回路１０２，１
０５，１０６，１１０，１１１，１１４、波形発生回路
１１５はアドレスバス，データバスおよびコントロール
バスによって相互間の情報の受け渡し、およびそのタイ
ミング制御を行っている。この動作は一般的なマイクロ
コンピュータ回路と同様の動作である。

【００１８】入力端子１２４より入力される同期信号の
付加された映像信号（緑Ｇの映像信号）は同期分離・Ｈ
／Ｖ分離回路１０９により、水平および垂直同期信号を
分離され、分離された該同期信号は極正統一・Ｈ抜け対
策回路１０８に入力される。また、同回路１０８には水
平・垂直分離同期信号も入力端子１２５，１２６より入
力される。

【００１９】ここで入力端子１２５，１２６より入力さ
れる同期信号は正極性や負極性のものがあり、また入力
端子１２４より入力される信号の同期信号には垂直帰線
期間に水平同期信号が挿入されていないもの（抜けの生
じたもの）などがある。

【００２０】そこで、次段の極性統一・Ｈ抜け対策回路
１０８により、同期信号極性の統一を図ると共に水平同
期信号抜けの補償を行う。このようにして、正負どちら
かの極性に統一されると共に完全な形で再生された同期
信号は同期検出回路１０７に入力され、水平・垂直同期
信号の周波数等のように、入力映像信号の画面サイズや
画面位置などの画面表示仕様の識別に必要な情報が検出
される。このようにして得られた水平・垂直同期信号の
周波数情報（ＨＤ，ＶＤ）および極性統一・Ｈ抜け対策
回路１０８からの同期信号極性情報は入力ポート（３）
回路１０６を経て、ＣＰＵ１０１に与えられる。

【００２１】ＣＰＵ１０１ではこれらの情報を基にし
て、現在ディスプレイ装置に与えられている映像信号は
どのような画面表示仕様をもつ映像信号であるかの認識
を行い、その映像信号に適合する画面サイズ・位置等を
指定してそのように調整するための調整情報をＲＯＭ１
０３より読み出してきて、出力ポート（２）回路１１４
より、Ｄ／Ａ変換回路１１６に入力してアナログ量に変
換した後、ディスプレイ装置の偏向回路へ供給し、画面
の調整を行う。

【００２２】画面の垂直位置に関しては、ＲＯＭ１０３
より読み出される前記位置情報が出力ポート（１）回路
１１１を経て、垂直位相回路１１３に与えられ、該位置
情報に基づき垂直同期信号Ｖを遅延させてＶＤとして垂
直偏向回路へ供給することにより垂直位相調整を行う。

【００２３】さらに、ＣＰＵ１０１は映像信号について
の上述の認識結果に基づき、波形発生回路１１５に制御
信号を送る。波形発生回路１１５では映像信号に合わせ
て、ダイナミックフォーカス用，サイドピン補正用パラ
ボラ波形信号を作成し、Ｄ／Ａ変換回路１１７，デグリ
ッジ用Ｓ／Ｈ回路１１８，波形等化用Ｌ.Ｐ.Ｆ.１１９
を経て、パラボラ波を得る。これら、補正波形信号はそ
れぞれフォーカス回路や水平偏向回路に与えられ、映像
信号毎に画面上で最適調整が行われる。

【００２４】水平偏向回路を保護するために動作するｆ
_H スローダウン回路１１２は、先にも若干触れたが、入
力映像信号が切り換わった際に、具体的に云うと水平周
波数が高い方から低い方へ切り換わった場合に動作を行
う。これは、水平周波数が高い方から急に低い方へ変わ
ると、図１には図示していない水平偏向回路での損失が
増大し、回路を破損する恐れがあるため、ｆ_H スローダ
ウン回路１１２により、水平偏向回路へ与える水平同期
信号周波数を徐々に低くしてゆき、最後に切り換え後の
水平周波数に合致させる。

【００２５】ｆ_H スローダウン回路１１２の制御はＣＰ
Ｕ１０１よりの制御情報を出力ポート（０）回路１１０
を通してｆ_H スローダウン回路１１２へ与えることによ
り行う。また、ｆ_H スローダウン回路１１２の動作中は
映像ミュートパルスを発生して映像増幅回路へ送ってそ
の利得を下げ、動作中の画面乱れを表示しないようにし
ている。

【００２６】さて、以上は入力映像信号をＣＰＵ１０１
が認識して自動的に調整制御を行う場合であるが、ＣＰ
Ｕ１０１により認識されることの不可能な画面表示仕様
をもつ映像信号が存在する場合や、ディスプレイ装置の
使用者が任意に調整を行いたい場合には、入力端子１２
１〜１２３を用いて手動設定が可能となっている。

【００２７】この際の設定は図１には図示していないデ
ィスプレイ装置本体に取り付けられたスイッチ類によっ
て入力端子１２１，１２２，１２３を介して行われ、そ
の設定情報は入力ポート（２）回路１０５を経てＣＰＵ
１０１に取り込まれ、各調整制御処理を受ける。

【００２８】また、入力端子１２０よりは工場調整デー
タが入力され、ディスプレイ装置の工場出荷時調整の自
動化を容易にすることもできるようにしている。従っ
て、本実施例によれば、マルチスキャンディスプレイ装
置の入力映像信号の画面表示仕様に応じた各種調整制御
が簡単に自動的に行える他、画面歪補正などに用いられ
るパラボラ波形などの発生機能や、水平保護動作等の機
能をも持たせているので、使い勝手の著しい向上とな
る。また入力映像信号の切り換わり時に発生する画面の
乱れを表示しないで済むのでユーザには不快感を与えな
いで済む。

【００２９】図２は、図１に示した同期偏向制御回路１
００からの制御信号を受け取るディスプレイ装置周辺
の、偏向回路を主とした周辺回路を示すブロック図であ
る。図２において、２０１は水平位相制御回路（Ｈ.pha
se）、２０２は水平ＡＦＣ回路、２０３は水平発振回路
（Ｈ．ＶＣＯ) 、２０４は水平プリドライブ回路（Ｈ．
ＰＲＥ−ＤＲＩＶＥ) 、２０５は水平ドライブ回路
（Ｈ．ＤＲＩＶＥ) 、２０６は水平偏向出力回路、であ
る。

【００３０】２０７は高圧発生回路、２０８は垂直発振
回路（Ｖ.ＯＳＣ）、２０９は垂直ドライブ回路（Ｖ.Ｄ
ＲＩＶＥ）、２１０は垂直偏向出力回路、２１１は増幅
回路、２１２は映像増幅回路、２１３は陰極線管、２１
４はユーザ調整回路、２１５は映像信号入力端子、２１
６は水平偏向コイル、２１７は垂直偏向コイル、であ
り、その他図１におけるものと同一番号のものは同一機
能を示す。図２の回路動作は以下の通りである。

【００３１】図１に示す同期偏向制御回路１００より出
力端子１２７を介して出力される水平同期信号ＨＤは水
平位相制御回路２０１に与えられ、陰極線管２１３に表
示される映像の水平位相が調整され、陰極線管２１３の
画面中心と映像中心が合致するよう、同期偏向制御回路
１００からの出力端子１３１を介した水平位相調整信号
Ｈ.phaseによって制御される。

【００３２】このように位相制御を行ったのち、同期信
号は通常のディスプレイ装置と同様の水平ＡＦＣ回路２
０２、水平発振回路２０３、水平プリドライブ回路２０
４、水平ドライブ回路２０５を経て、水平偏向出力回路
２０６に与えられる。水平偏向出力回路２０６は、同期
偏向制御回路１００からの出力端子１３３を介した水平
表示サイズ調整信号ＨＳＩＺＥおよび出力端子１３０を
介した水平画面センタ調整信号ＨＣＥＮＴ，さらに出力
端子１３６を介したサイドピン補正信号等により表示画
面が最適なものとなるように調整制御を行い、水平偏向
コイル２１６に偏向電流を出力する。

【００３３】また、水平偏向出力回路２０６より出力さ
れる高圧制御信号は高圧発生回路２０７に与えられ、陰
極線管２１３用の高圧電圧を発生する他に、水平ＡＦＣ
回路２０２に水平戻り信号ＨＦＢを与える。

【００３４】一方、同期偏向制御回路１００から出力さ
れる垂直同期信号ＶＤは出力端子１２８を介して垂直発
振回路２０８に与えられ、同回路で同期信号ＶＤに同期
して鋸波発振を行う。発振出力は垂直ドライブ回路２０
９を経て、垂直偏向出力回路２１０に与えられる。垂直
偏向出力回路２１０では、同期偏向制御回路１００から
の出力端子１３２，１２９を介した垂直表示サイズ調整
信号ＶＳＩＺＥ，および垂直画面センタ調整信号ＶＣＥ
ＮＴにより最適表示画面を得るよう調整が行われ、垂直
偏向コイル２１７に垂直偏向電流を出力する。

【００３５】また、出力端子１３４および１３５より出
力されるダイナミックフォーカス用水平および垂直パラ
ボラ波信号は増幅回路２１１に入力され適宜増幅された
後、陰極線管２１３のフォーカス電極にフォーカス電圧
として供給される。

【００３６】次に出力端子１３７から出力される映像ミ
ュート信号は、ディスプレイ装置に入力される水平同期
信号周波数が切り換わったことを同期偏向制御回路１０
０で検出した場合に出力され、映像増幅回路２１２内で
映像ブランキング回路が動作し、この切り換わり後の所
定期間は陰極線管２１３に表示が行われないようにして
いる。

【００３７】ユーザ調整回路２１４はディスプレイ装置
に入力される映像信号がＣＰＵ１０１による識別が困難
なもので、未知のものの場合に、陰極線管２１３に表示
される映像が最適な状態となるよう調整を行うための回
路であり、調整回路２１４内の設定スイッチ類により調
整を行う。この調整データは入力端子１２１，１２２，
１２３を介して同期偏向制御回路１００に与えられ、同
回路１００内のメモリに登録されるので、次に同一信号
が入力された場合には無調整で最適映像が得られる。

【００３８】さらに工場調整データ入力端子１２０から
は工場出荷時の調整データが入力され、ダイナミックフ
ォーカス用およびサイドピン補正用等の信号の初期調整
が行われる。図３は、図１における極性統一・Ｈ抜け対
策回路１０８内の極性統一回路部分の詳細を示すブロッ
ク図である。

【００３９】図３で、３０２および３０３はＤフリップ
フロップ回路、３０４はＯＲ回路、３０５および３０８
はカウンタ回路、３０６および３０９はラッチ回路、３
０７および３１５はインバータ、３１０および３１３は
コンパレータ回路、３１１および３１２は入力データの
ビットをｎビット（ｎ：自然数）ずらすビットシフト回
路、３１４はＲ−Ｓフリップフロップ回路、３１６はス
イッチ回路（ＳＷ）、である。

【００４０】図３の回路動作の説明を図４の動作説明図
を参照しながら行う。図３で、入力される水平同期信号
ＨsyncはＤフリッププロップ回路３０２および３０３，
ＯＲ回路３０４によって構成される微分回路により、立
ち下り部分がＣＰＵ１０１より到来するクロックの１ク
ロック幅で微分される。最初の立ち下り部分で微分され
ることにより発生したパルスと、１周期後の次の立ち下
り部分で微分されることにより発生したパルスがカウン
タ（１）回路３０５に与えられ、その１周期間にわたっ
てクロックをカウントし、その計数値が水平同期信号の
周期としてラッチ（１）回路３０６にラッチされる。

【００４１】例えば、この周期データが２進数で‘１０
００’と表わされるような正極性の同期信号が入力され
ているとした場合、カウンタ（２）回路３０８では入力
同期信号の正の部分でクロックの計数動作を行い、その
値をラッチ（２）回路３０９が保持する。入力同期信号
の正の部分でのクロック計数値が‘０００１’であった
とすれば、このデータがコンパレータ（１）回路３１０
および（２）回路３１３のＡ入力となる。

【００４２】さらに、ラッチ（１）回路３０６にラッチ
されている周期データ‘１０００’は、ビットシフト
（１）回路３１１および（２）回路３１２によりそれぞ
れ１ビット下位方向へずらし、周期データの２分の１の
値を設定するものとする。このビットシフト回路のそれ
ぞれの出力が‘０１００’となりコンパレータ（１）お
よび（２）回路３１０および３１３のＢ入力となる。

【００４３】コンパレータ（１）回路３１０は（Ａ入
力）＜（Ｂ入力）の条件のときに出力がハイレベルとな
り、コンパレータ（２）回路３１３は（Ａ入力）＞（Ｂ
入力）の条件で出力がハイレベルとなるようにしてお
く。

【００４４】従って、同期信号極性が正の場合には入力
条件がＡ＜ＢとなるためにＲ−Ｓフリップフロップ回路
３１４のセット端子がハイレベルとなり、出力がハイレ
ベルとなる。逆に同期信号極性が負の場合にはラッチ
（２）回路３０９の出力が‘０１１１’となり、コンパ
レータ（２）回路３１３の入力条件がＡ＞Ｂとなるた
め、Ｒ−Ｓフリップフロップ回路３１４にリセットがか
かり、出力をローレベルとする。以上の回路動作は図４
に表現されているので参照されたい。

【００４５】従って、Ｒ−Ｓフリップフロップ回路３１
４の出力が極性判別信号となり、この信号によりスイッ
チ回路３１６が制御される。極性が正の時にはスイッチ
回路３１６は入力同期信号をそのまま通し、極性が負の
場合はインバータ３１５を経て、正極性に統一して出力
する。

【００４６】以上が極性統一回路３０１の動作である
が、図３では水平同期信号入力の場合について述べてい
たが、もちろん垂直同期信号が入力する場合にもまった
く同様の回路構成で動作可能である。この場合、図３で
水平同期信号が垂直同期信号に、またクロックがＣＰＵ
１０１からのものではなく、現実的には水平同期信号に
置き換わり垂直同期信号の周期計測動作をする。

【００４７】図５は図３に示す極性統一回路の別の具体
例を３０１′として示したブロック図である。同図で、
５０１および５０４はカウンタ回路、５０２および５０
５はラッチ回路、５０３はコンパレータ回路、５０６は
インバータ、５０７はスイッチ回路、である。

【００４８】同図の動作はカウンタ（Ａ）回路５０１，
およびラッチ（Ａ）回路５０２により、入力される同期
信号Ｈsyncの正の期間を計測し保持し、一方、カウンタ
（Ｂ）回路５０４およびラッチ（Ｂ）回路５０５から構
成される部分で同期信号Ｈsyncの負の期間が計測され保
持される。

【００４９】このようにして得られた保持データはコン
パレータ回路５０３に入力され、正負どちらの期間が長
いか比較され、同期信号の正期間が長い場合は負極性同
期信号と判断され、コンパレータ回路５０３出力はロー
レベルとなる。また、負期間が長い場合には正極性同期
信号と判断され、コンパレータ回路５０３からはハイレ
ベルが出力される。

【００５０】この極性判別信号によりスイッチ回路５０
７が制御され、正極性の場合は入力同期信号を選択し、
負極性の場合はインバータ５０６を通し反転した同期信
号を選択し常に同一極性がスイッチ回路５０７より出力
されるようにしている。

【００５１】図５の場合も入力同期信号として垂直同期
信号をこのままの構成で取り扱うことが可能である。こ
の場合、クロック入力として水平同期信号を用いること
でカウンタ回路等のビット数を不用意に増加させないよ
うにしている。図６は図１に示したｆ_H スローダウン回
路１１２の詳細を示すブロック図である。同図で６０１
はカウンタ回路、６０２はシフトレジスタ回路、６０３
はＲ−Ｓフリップフロップ回路、６０４はセレクタ回
路、である。

【００５２】図６で、ディスプレイ装置が映像信号を表
示している定常状態にある場合には、ＣＰＵ１０１から
の映像ミュート信号オフにより、セレクタ回路６０４は
極性統一・Ｈ抜け対策回路１０８から到来する水平同期
信号Ｈを選択する。

【００５３】次に、映像信号が切り換わり水平周波数が
高い方から低い方へ換わったことをＣＰＵ１０１が出力
すると、映像ミュート信号がオンとなって動作し、セク
タ回路６０４はＲ−Ｓフリップフロップ回路６０３の出
力を選択する。

【００５４】この時、信号切り換え前の水平周期をｎク
ロック期間，切り換え後の水平周期をｍクロック期間と
すれば、ＣＰＵ１０１からのロードデータは、カウンタ
回路６０１のキャリー出力がｎクロックで出力される状
態からｍクロックで出力される状態となるように、１カ
ウントづつ増加してゆくように制御される。

【００５５】キャリー出力はシフトレジスタ回路６０２
により数クロック分遅延されＲ−Ｓフリップフロップ回
路６０３のセット端子に、リセット端子にはキャリー出
力がそのまま入力され適当なパルス幅を付加する。そし
て、キャリー出力がｍクロック期間の周期となると映像
ミュート信号がオフとなって停止し、再び極性統一・Ｈ
抜け対策回路１０８の出力Ｈを選択する。

【００５６】図１１は図６のｆ_H スローダウン回路１１
２による水平偏向回路の動作保護に関する効果を説明す
る説明図である。図１１（ａ）は一般的な水平出力回路
を示す回路図であり、同図（ｂ）〜（ｄ）は、（ａ）に
示す回路の各部位の様子を示している。

【００５７】今、図１１（ａ）に入力される水平偏向パ
ルスの周波数ｆ_H が、図１１（ｂ）に示すように高周波
数ｆ_H1から低周波数ｆ_H2に時刻ｔ₁ において変わったと
する。水平偏向周波数ｆ_H が同図（ｂ）の実線のように
急に切り換わった場合、同図（ａ）に示される水平出力
トランジスタＴ_rHのコレクタ電圧Ｖ_cpは、同図（ｃ）に
見られるように、Ｖ_cp1 からＶ_cp2 へ実線のような過渡
特性を示しながら移る。

【００５８】この時、一時的にコレクタ電圧がＶ_cp1 よ
り高いＶ_cpH まで達するが、水平出力回路（ａ）に供給
される電源電圧は同図（ｄ）に見られるようにＥ_B1がら
Ｅ_B2へなだらかに変わる。このため、水平出力トランジ
スタＴ_rHでの損失が増大し、破損する恐れがある。

【００５９】そこで、図６に示すｆ_H スローダウン回路
１１２により、水平偏向周波数がｆ _H1からｆ_H2に切り換
わった場合には、図１１（ｂ）の点線で示すように徐々
に周波数を下げてゆくようにすれば、コレクタ電圧Ｖ_cp
も同図（ｃ）に見られるように、Ｖ_cp1 よりＶ_cp2 へ点
線の経路で徐々に下がってゆくため、水平出力トランジ
スタＴ_rHの損失は増大することなく、水平出力回路を安
定動作させることが可能となる。

【００６０】図７は図１に示す波形発生回路１１５の詳
細を示すブロック図である。図７で７０１は水平同期信
号Ｈに同期したクロックパルスを発生するＨＰＬＬ回路
（フェースド・ロック・ループ回路）、７０２はアドレ
ス発生回路、７０３は出力ポート、７０４は書き込み消
去可能な読み出し専用メモリＥ²ＰＲＯＭ、７０５およ
び７０６はトライステートバッファ回路、７０７は読み
書き自在メモリＲＡＭ、７０８は加算回路、である。

【００６１】図７の回路動作を図８の動作概念図を用い
て説明する。極性統一・Ｈ抜け対策回路１０８より送出
される水平同期信号Ｈは、ＨＰＬＬ回路７０１に入力さ
れ、水平同期周波数とは無関係に水平同期信号に同期し
たクロックパルスを発生する。

【００６２】ここで、ＨＰＬＬ回路７０１に入力される
点線の制御信号ＢＲはＣＰＵ１０１から得られる信号で
入力される水平同期周波数の範囲が広い場合にＨＰＬＬ
回路７０１内部の定数をこの制御信号により切り換え、
常に安定に入力同期信号に同期したクロックパルスを発
生するようにしている。

【００６３】次に、こうして発生したクロックパルスは
アドレス発生回路７０２に与えられメモリ回路駆動用の
アドレスを発生する。波形発生回路１１５の初期状態で
は、Ｅ²ＰＲＯＭ７０４に予め基本的なパラボラ波形デ
ータが格納されており、各アドレスに対応してデータを
順次読み出してくる。ここで、クロックパルスは上記の
ように入力同期信号に常に同期しているため、発生する
アドレス信号も同期信号と同期している。従って、読み
出される波形データも同期信号周波数に関係なく、常に
同期信号と対応がとれる多周波対応の回路構成となって
いる。

【００６４】このようにして、Ｅ²ＰＲＯＭ７０４より
読み出される波形データは、トライステートバッファ回
路７０５を経て、一旦、ＲＡＭ７０７に書き込まれると
ともに、加算回路７０８を経て図１に示すＤ／Ａ変換回
路１１７へ供給される。

【００６５】この時、出力ポート７０３より出力される
加算データ＝‘０’となっており、データ加算が行われ
ないようにしている。以上の様子が図８の（ロ）に示す
Ｅ²ＰＲＯＭデータ波形と対応する。同図で常に水平同
期信号Ｈに対応してＥ²ＰＲＯＭ７０４のデータ（図中
の丸印）が読み出されパラボラ波形を形成しており、水
平偏向周波数が変わってもパラボラ波形の調整を必要と
しない。

【００６６】次に実際のディスプレイ装置では、陰極線
管等のばらつきによりＥ²ＰＲＯＭ７０４より読み出さ
れた波形データをそのまま使えることは少なく調整を必
要とする。この場合は、ＣＰＵ１０１からの制御信号は
出力ポート７０３で図８（ハ）に示す如き加算データ
（ＣＰＵデータ）として取り出され、加算回路７０８に
与えられる。調整はＥ²ＰＲＯＭ７０４の各アドレス毎
に行われるものではなく、１周期を適当に分割した間隔
で行っている。この分割処理等はＣＰＵ１０１にて行
う。

【００６７】加算データ（ＣＰＵデータ）は図８（ハ）
に示すように適当な間隔で出力され、加算回路７０８に
より処理された後のデータは、図８（ニ）の加算回路出
力の如くなり、調整の行われた波形データが得られる。

【００６８】この波形データはトライステートバッファ
７０６を経て、再びＥ²ＰＲＯＭ７０４に与えられ、保
持データの書き換えが行われる。メモリ回路等の制御は
ＣＰＵ１０１からの制御信号に従って動作する。図７は
画面の水平方向についてであるが、垂直方向についても
まったく同様に構成可能である。この場合、水平同期信
号に代わり垂直同期信号が入力される。

【００６９】図９は波形発生回路の別の具体例を１１
５′として示したブロック図である。同図で、９０１は
入出力ポート、９０２は第２のマイクロコンピュータ回
路としてのＣＰＵ（２）回路、９０３はＥ²ＰＲＯＭ、
９０４はＲＡＭ、９０５は出力ポート、である。図９で
は第２のＣＰＵ９０２を用いることにより波形データの
作成を行っている。

【００７０】同期偏向制御回路１００におけるＣＰＵ１
０１からの制御信号に基づき、ＣＰＵ２回路９０２は基
本波形データが格納されているＥ²ＰＲＯＭ９０３より
データを読み出して、最適波形データとなるような演算
処理を施し、ＲＡＭ９０４に格納する。

【００７１】ここで行われる演算処理はＣＰＵ１０１の
制御信号に含まれる同期周波数データに基づき、多周波
対応処理を施し、入力同期信号に対応する波形データを
作成している。格納データは出力ポート９０５を経て取
り出される一方、Ｅ²ＰＲＯＭ９０３に再度書き込まれ
る。

【００７２】図９の構成により、ディスプレイ装置の他
の調整データの入出力にはＣＰＵ１０１が用いられ、波
形処理等の演算処理にはＣＰＵ（２）回路９０２が適用
されるため、高速度にデータの処理が可能となる。ま
た、図９は画面の水平方向，および垂直方向どちらの場
合にも適用可能である。

【００７３】図１０は本発明の他の実施例を１００Ａと
して示すブロック図である。同図で、１０Ａはいわゆる
ワンチップマイクロコンピュータ回路ＭＰＵであり、内
部にメモリ回路，カウンタ回路およびタイマ回路等を備
えている。その他は図１におけるのと同一符号は同一機
能を示すものである。

【００７４】図１０では、図１におけるＲＡＭ１０４，
同期検出回路１０７，および垂直位相回路１１３をＭＰ
Ｕ１０Ａ内部に取り込んでおり、ソフト的手法によって
制御される。図１０では、より簡易な構成で同期偏向制
御回路１００を動作させることが可能である。

【００７５】図１２は本発明の更に別の実施例を示すブ
ロック図である。図１２において、１００Ｂは本発明に
よる同期偏向制御回路（ｘｔａｌはクロック発生回路）
で、１０１はマイクロコンピュータから成る制御回路
（以下、ＣＰＵと記す）、１０３は読み出し専用メモリ
（以下、ＲＯＭ）、１０４は読み出し・書き込み可能メ
モリ（以下、ＲＡＭ）、１０５および１０６は入力ポー
ト（２）および入力ポート（３）回路、である。

【００７６】１１１は同期信号処理・周波数カウンタで
あって、入力映像信号に含まれる同期信号の周波数をカ
ウントし、一致検出、フリーラン検出（同期信号が急に
なくなるような状態をフリーランという）により、垂直
帰線期間において水平同期パルスの抜けがある場合（コ
ンピュータグラヒック端末などでは、垂直同期信号の期
間中には水平同期信号が存在しないという映像信号も存
在する）、それを補正し、フリーランを検出した場合、
偏向回路に負担がかからないよう水平同期信号に代わる
パルスを作成し、また同期信号極性の統一など、入力映
像信号に含まれる同期信号のあらゆる処理を行う同期信
号処理・周波数カウンタ回路である。

【００７７】１０９は入力映像信号（緑Ｇの映像信号）
より同期信号を分離し、さらに水平／垂直同期信号に分
離する同期分離・Ｈ／Ｖ分離回路、１１１２はｆ_H 変化
検出・ｆ_H スローダウン回路であって、入力映像信号が
切り換わって同期信号の周波数が変わったことを検出
し、急激にそれに対処しようとすると、水平偏向回路に
無理がかかって回路素子の破損を招く恐れがあるので、
それを阻止するための水平保護を行いさらに、前記同期
信号の位相に合わせるｆ_H 変化検出・ｆ_H スローダウン
回路である。

【００７８】１１０，１１１および１１４は出力ポート
(０),（１）および（２）回路、１１６はディジタル−
アナログ変換（以下、Ｄ／Ａ変換と記す）回路、１２１
〜１３３は同期偏向制御回路１００Ｂとディスプレイ装
置の他の部分（主として偏向回路）との間を結ぶ入出力
端子を示している。

【００７９】図１２では、ＣＰＵ１０１を中心に、ＲＯ
Ｍ１０３，ＲＡＭ１０４，入／出力ポート回路１０５，
１０６，１１０，１１１，１１４はアドレスバス、デー
タバスおよびコントロールバスによって相互間の情報の
受け渡し、およびそのタイミング制御を行っている。こ
の動作は一般的なマイクロコンピュータ回路と同様の動
作である。

【００８０】入力端子１２４より入力される同期信号の
付加された映像信号（緑Ｇの映像信号）は同期分離・Ｈ
／Ｖ分離回路１０９により、水平および垂直同期信号を
分離され、分離された該同期信号は同期信号処理・周波
数カウンタ回路１１１１に入力される。また、同回路１
１１１には水平・垂直同期分離信号も入力端子１２５，
１２６より入力される。

【００８１】ここで、入力端子１２５，１２６より入力
される同期信号は正極性や負極性のものがあり、また、
入力端子１２４より入力される信号の同期信号には垂直
帰線期間に水平同期信号が挿入されていないもの（抜け
の生じたもの）などがある。

【００８２】そこで、次段の同期信号処理・周波数カウ
ンタ回路１１１１により、同期信号極性の統一を図ると
ともに、水平同期信号抜けの補償、フリーラン時の同期
信号に代わるパルスの作成を行い、完全な形で再成され
た同期信号は、水平・垂直同期信号の周波数等のよう
に、入力映像信号の画面サイズや画面位置などの画面表
示仕様の識別に必要な情報が検出され、この同期信号極
性情報は入力ポート（３）回路１０６を経て、ＣＰＵ１
０１に与えられる。

【００８３】ＣＰＵ１０１では、これらの情報を基にし
て、現在ディスプレイ装置に与えられている映像信号は
どのような画面表示仕様をもつ映像信号であるかの認識
を行い、その映像信号に適合する画面サイズ・位置等を
指定してそのように調整するための調整情報をＲＯＭ１
０３より読み出してきて、出力ポート（２）回路１１４
より、Ｄ／Ａ変換回路１１６に入力してアナログ量に変
換した後、ディスプレイ装置の偏向回路へ供給し、画面
の調整を行う。

【００８４】画面の垂直位置に関しては、ＲＯＭ１０３
より読み出される前記位置情報が出力ポート（１）回路
１１１を経て、垂直位相回路１１３に与えられ、該位置
情報に基づき垂直同期信号ＶＤを遅延させてＶＤとして
垂直偏向回路へ供給することにより、垂直位相調整を行
う。

【００８５】水平偏向回路を保護するために動作するｆ
_H 変化検出・ｆ_H スローダウン回路１１１２は、先に何
度も触れたが、入力映像信号が切り換わった際に、具体
的に言うと水平周波数が高い方から低い方へ切り換わっ
た場合に動作を行う。これは、水平周波数が高い方から
急に低い方へ変わると、図１２には図示していない水平
偏向回路での損失が増大し、回路を破損する恐れがある
ため、ｆ_H 変化検出・ｆ_H スローダウン回路１０９によ
り、水平偏向回路へ与える水平同期信号周波数を徐々に
低くしてゆき、最後に切り換え後の水平周波数に合致さ
せる。

【００８６】ｆ_H 変化検出・ｆ_H スローダウン回路１１
１２の制御はＣＰＵ１０１より、制御情報を出力ポート
（０）回路１１０を通して、ｆ_H変化検出・ｆ_H スロー
ダウン回路１１１２に与えることにより行う。また、ｆ
_H 変化検出・ｆ_H スローダウン回路１１１２の動作中は
映像ミュートパルスを映像増幅回路へ送り、同回路１１
１２が動作中の画面乱れを表示しないようにしている。

【００８７】さて、以上は入力映像信号をＣＰＵ１０１
が認識して自動的に調整制御を行う場合であるが、ＣＰ
Ｕ１０１により認識されることの不可能な画面表示仕様
をもつ映像信号が存在する場合や、ディスプレイ装置の
使用者が任意に調整を行いたい場合には、入力端子１２
１〜１２３を用いて手動設定が可能となっている。

【００８８】この際の設定は図１２には図示していない
ディスプレイ装置本体に取り付けられたスイッチ類によ
って入力端子１２１，１２２，１２３を介して行われ、
その設定情報は入力ポート（２）回路１０５を経てＣＰ
Ｕ１０１に取り込まれ、各調整制御処理を受ける。

【００８９】従って、本実施例によれば、マルチスキャ
ンディスプレイ装置の入力映像信号の画面表示仕様に応
じた各種調整制御が簡単に自動的に行える他、水平保護
動作等の機能を持たせているので使い勝手の著しい向上
となる。また入力映像信号の切り換わり時に発生する画
面の乱れを表示しないで済むのでユーザには不快感を与
えないで済む。図１３は、図１２に示した同期偏向制御
回路１００Ｂからの制御信号を受け取るディスプレイ装
置周辺の、偏向回路を主とした周辺回路を示すブロック
図である。

【００９０】図１３において、２０１は水平位相制御回
路（Ｈ.phase）、２０２は水平ＡＦＣ回路、２０３は水
平発振回路（Ｈ.ＶＣＯ）、２０４は水平プリドライブ
回路（Ｈ.ＰＲＥ−ＤＲＩＶＥ）、２０５は水平ドライ
ブ回路（Ｈ.ＤＲＩＶＥ）、２０６は水平偏向出力回
路、２０７は高圧発生回路、２０８は垂直発振回路
（Ｖ.ＯＳＣ）、２０９は垂直ドライブ回路（Ｖ.ＤＲＩ
ＶＥ）、２１０は垂直偏向出力回路、２１２は映像増幅
回路、２１３は陰極線管、２１４はユーザ調整回路、２
１５は映像信号入力端子、２１６は水平偏向コイル、２
１７は垂直偏向コイルであり、その他図１２におけるも
のと同一番号のものは同一機能を示す。図１３の回路動
作は以下の通りである。

【００９１】図１２に示す同期偏向制御回路１００Ｂよ
り出力端子１２７を介して出力される水平同期信号ＨＤ
は、水平位相制御回路２０１に与えられ、陰極線管２１
３に表示される映像の水平位相が調整され、陰極線管２
１３の画面中心と映像中心が合致するよう、同期偏向制
御回路１００Ｂからの出力端子１３１を介した水平位相
調整信号Ｈ.phaseによって制御される。

【００９２】このように位相制御を行ったのち、同期信
号は通常のディスプレイ装置と同様の水平ＡＦＣ回路２
０２、水平発振回路２０３、水平プリドライブ回路２０
４、水平ドライブ回路２０５を経て、水平偏向出力回路
２０６に与えられる。水平偏向出力回路２０６は、同期
偏向出力回路１００Ｂからの出力端子１３３を介した水
平表示サイズ調整信号ＨＳＩＺＥおよび出力端子１３０
を介した水平画面センタ調整信号ＨＣＥＮＴ等により表
示画面が最適なものとなるように調整制御され、水平偏
向コイル２１６に偏向電流を出力する。

【００９３】また、水平偏向出力回路２０６より出力さ
れる高圧制御信号は高圧発生回路２０７に与えられ、陰
極線管２１３用の高圧電圧を発生する他に、水平ＡＦＣ
回路２０２に水平戻り信号ＨＦＢを与える。

【００９４】一方、同期偏向制御回路１００Ｂから出力
される垂直同期信号ＶＤは出力端子１２８を介して垂直
発振回路２０８に与えられ、同回路で同期信号ＶＤに同
期して鋸波発振を行う。発振出力は垂直ドライブ回路２
０９を経て、垂直偏向出力回路２１０に与えられる。垂
直偏向出力回路２１０では、同期偏向制御回路１００Ｂ
からの出力端子１３２，１２９を介した垂直表示サイズ
調整信号ＶＳＩＺＥ、および垂直画面センタ調整信号Ｖ
ＣＥＮＴにより最適表示画面を得るよう調整が行われ、
垂直偏向コイル２１７に垂直偏向電流を出力する。

【００９５】次に出力端子１３４から出力される映像ミ
ュート信号は、ディスプレイ装置に入力される水平同期
信号周波数が切り換わったことを同期偏向制御回路１０
０Ｂで検出した場合に出力され、映像増幅回路２１２内
で映像ブランキング回路が動作し、この切り換わり後の
所定期間は陰極線管２１３に表示が行われないようにし
ている。

【００９６】ユーザ調整回路２１４は、ディスプレイ装
置に入力される映像信号がＣＰＵ１０１による識別が困
難なもので、未知のものの場合に、陰極線管２１３に表
示される映像が最適な状態となるよう調整を行うための
回路であり、調整回路２１４内の設定スイッチ類により
調整を行う。

【００９７】この調整データは入力端子１２１，１２
２，１２３を介して同期偏向制御回路１００Ｂに与えら
れ、同回路１００Ｂ内のメモリに登録されるので、次に
同一信号が入力された場合には無調整で最適映像が得ら
れる。図１４は、図１２における、同期信号処理・周波
数カウンタ回路１１１１内の詳細を示すブロック図であ
る。

【００９８】図１４で、１３０１は微分回路、１３０２
はＯＲ回路、１３０３はフリーラン検出回路、１３０４
はカウンタ回路、１３０５および１３０７はラッチ
（Ａ）および（Ｂ）回路、１３０６は一致検出回路、１
３０８は大小比較回路、１３０９および１３１２はセレ
クタ（Ａ）および（Ｂ）回路、１３１０はインバータ、
１３１１はパルス幅作成回路、１３１３はＥＯＲ回路で
ある。

【００９９】図１４の回路動作について説明する。図１
４において入力される水平同期信号Ｈsyncは微分回路１
３０１により、立ち下り部分がＣＰＵ１０１より到来す
るクロックの１クロック幅で微分される。最初の立ち下
り部分で微分することにより発生したパルスと、１周期
後の次の立ち下がり部分で微分することにより発生した
パルスが、セレクタ（Ａ）回路１３０９を経てカウンタ
回路３０４に与えられ、その１周期間にわたってクロッ
クをカウントする。

【０１００】同期信号処理回路のラッチ（Ａ）回路１３
０５は、その計数値が水平同期信号の周期としてラッチ
され、ラッチ（Ｂ）回路１３０７では、立ち下がりでラ
ッチし、水平同期信号が正の部分の計数値がラッチされ
る。

【０１０１】極性を判別するための大小比較回路１３０
８では、ラッチ（Ａ）回路１３０５に水平同期信号の周
期としてラッチされている周期データを、ビットシフト
により１ビット下位へずらした値、つまり２分の１とし
た値と、ラッチ（Ｂ）回路１３０７にラッチされている
入力同期信号の正の部分でのクロック計数値とを比較す
る。つまり、正負どちらの期間が長いのかを識別してい
る。

【０１０２】ラッチ（Ａ）回路１３０５のビットシフト
した周期データをＴ１、ラッチ（Ｂ）回路１３０７のカ
ウントデータをＴ２とすると（Ｔ１）＜（Ｔ２）の条件
のときは、同期信号極性は正であり大小比較回路１３０
８はハイレベルを出力し、（Ｔ１）＞（Ｔ２）の条件の
ときは、同期信号極性は負であり、ローレベルを極性判
別信号として出力する。さらに、ＥＯＲ回路１３１３に
おいて、水平同期信号は極性判別信号により、極性を統
一され、セレクタ（Ｂ）回路１３１２を経て出力され
る。

【０１０３】一方、フリーラン検出回路１３０３では、
カウンタ回路１３０４から出力されるカウントデータ
が、ある定数を超えるとローレベルのパルスを発生し、
ＯＲ回路１３０２に与えられる。さらにＨ抜け対策のた
めに垂直同期信号が、ＯＲ回路１３０２に与えられ、ｓ
ｅｌｅｃｔ信号としてセレクタ（Ａ）および（Ｂ）回路
１３０９および１３１２に出力される。

【０１０４】セレクタ（Ａ）回路１３０９は、通常、微
分回路１３０１から出力されるパルスを選択するが、Ｏ
Ｒ回路１３０２から与えられるローレベルのｓｅｌｅｃ
ｔ信号により制御され、一致検出回路１３０６におい
て、ラッチ（Ａ）回路１３０５に保持された前回の周期
データと、カウンタ回路１３０４によりカウントされつ
つある今回のカウントデータを比較してゆき、不一致時
にローレベル、一致時にはハイレベルを出力し、インバ
ータ回路１３１０を通して反転した信号を選択する。こ
うして、フリーラン時のパルス作成、水平同期信号抜け
の補償を行っている。

【０１０５】セレクタ（Ａ）回路１３０９で選択された
信号は、パルス幅作成回路１３１１に与えられ、ＣＰＵ
１０１より到来するクロックの１クロック幅のパルス
に、水平同期信号としてのパルス幅をもたせて出力す
る。セレクタ（Ｂ）回路１３１２は、通常ＥＯＲ回路１
３１３からの極性統一された水平同期信号を選択する
が、ローレベルのｓｅｌｅｃｔ信号により制御され、パ
ルス幅作成回路１３１１で作成された水平同期信号を選
択し、セレクタ（Ｂ）回路１３１２は、常に完全な形で
再生された水平同期信号を出力する。

【０１０６】以上が同期信号処理・周波数カウンタ回路
１１１１の動作であるが、図１４では水平同期信号が入
力する場合について述べたが、もちろん垂直同期信号も
まったく同様の回路構成で動作可能である。この場合、
図１４でＨ抜け対策のための垂直同期信号の入力はなく
なり、水平同期信号が垂直同期信号に、またクロックが
ＣＰＵ１０１からのものではなく、現実的には水平同期
信号に置き換わり垂直同期信号の周期計測動作をする。

【０１０７】図１５は図１２に示したｆ_H変化検出・ｆ_H
スローダウン回路１１１２の詳細を示すブロック図で
ある。図１５で、１４０１はデコーダ回路、１４０２お
よび１４０３，１４０４はラッチ（１）および (２),
(３) 回路、１４０５は加算回路、１４０６および１４
０８は大小比較（１）および（２）回路、である。

【０１０８】１４０７は減算回路、１４０９および１４
１０はＲ−Ｓフリップフロップ回路、１４１１および１
４１５，１４１６，１４１８はセレクタ (１) および
(２),(３), (４) 回路、１４１２はスローダウンカウン
タ回路、１４１３および１４１４はＤフリップフロップ
回路、１４１７はパルス幅設定回路、１４１９はインバ
ータ回路、１４２０および１４２１はＯＲ回路、１４２
２はＡＮＤ回路、１４２３は位相比較回路、である。

【０１０９】図１５で、その上半部（内側にハッチを施
した回路部分Ｓ）から成るｆ_H 変化検出回路の動作を説
明する。ＣＰＵ１０１より送られてくるマイコンアドレ
スはデコーダ１４０１に入力され、ラッチ（１）回路１
４０２およびラッチ（２）回路１４０３、さらにラッチ
（３）回路１４０４に予じめ割当てられているアドレス
と上記マイコンアドレスとが合致した場合に、合致した
ラッチ回路に対してラッチクロックを出力し、ＣＰＵ１
０１より送られてくるマイコンデータを保持する。

【０１１０】ここで、ラッチ（１）回路１４０２および
（２）回路１４０３に保持されるデータは、通常同一値
であって、前記図１４の同期信号処理・周波数カウント
回路１１１１で得られる水平同期信号の周期を示すＴＨ
データに含まれるカウント誤差分に関係したデータであ
る。つまり、ある水平同期信号に対するＴＨデータは
（Ｎ−ａ）≦ＴＨデータ≦（Ｎ＋ａ), (Ｎ，ａ：自然
数）の範囲の値となり、ここでａがカウント誤差分であ
る。通常ａの値としては１０進数で１もしくは２程度の
値となる。ラッチ回路（１）１４０２および（２）回路
１４０３には、２ａをデータとして保持するようにす
る。

【０１１１】次にラッチ（１）回路１４０２に保持され
た値は、加算回路１４０５でＴＨデータと加算され、前
記図１４の同期信号処理・周波数カウント回路１１１１
で得られる水平同期信号の周期計数値Ｈカウントデータ
ＨＣ（Ｈカウントデータの範囲＝０〜Ｎ＋ａ）と大小比
較（１）回路１４０６で比較され、ＴＨデータ＜Ｈカウ
ントデータとなれば入力の水平同期信号の周期の逆数で
ある周波数が降下したことが検出される。

【０１１２】ここで、上記加算動作は、ＴＨデータ＝Ｎ
−ａで、Ｈカウントデータ＝Ｎ＋ａとなるような水平同
期信号が存在する場合でも、カウント誤差分ａによって
大小比較（１）回路１４０６が判断を誤まらないよう
に、ラッチ（１）回路１４０２にはデータ２ａ（２倍の
ａ）を与えておき、周波数降下検出を毎水平周期ごとに
行う。

【０１１３】つまり、ＴＨデータ＝Ｎ−ａで、Ｈカウン
トデータ＝Ｎ＋ａであると、比較の結果は、ＴＨデータ
＜Ｈカウントデータとなるが、ａは誤差分であるから本
来ならばＮとＮで、ＴＨデータ＝Ｈカウントデータと判
断するのが正しいわけである。そこでラッチ（１）回路
１４０２にデータ２ａをラッチしておきＴＨデータに加
算してやっているので、比較に際し、ＴＨデータは（Ｎ
−ａ＋２ａ＝Ｎ＋ａ）となり、Ｈカウントデータ（Ｎ＋
ａ）と比較した結果は、等しいことになり、誤差分ａが
あるにもかかわらず、正しい比較判断が行われるわけで
ある。

【０１１４】こうして周波数降下が検出されると大小比
較（１）回路１４０６より検出信号が出力され、一方は
ＯＲ回路１４０２へ、もう一方はＲ−Ｓフリップフロッ
プ回路１４１０のセット端子へ供給される。これによ
り、Ｒ−Ｓフリップフロップ回路１４１０の出力はハイ
レベルとなり、周波数降下時に動作を行うｆ_H スローダ
ウン回路（回路１１１２内で回路部分Ｓを除いた残りの
部分）に動作開始指示を与える（ｆ_H スローダウン回路
については後述する。）。

【０１１５】また、ラッチ（２）回路１４０３，減算回
路１４０７，および大小比較（２）回路１４０８から成
る部分は上述の場合とは逆に水平同期信号周波数（周期
の逆数）が上昇したことを検出する。ここで、ＴＨデー
タ＝Ｎ＋ａ，Ｈカウントデータ＝Ｎ−ａとなる場合にも
誤検出しないようにラッチ（２）回路１４０３に保持さ
れるデータとＴＨデータの減算を行っている。

【０１１６】このようにして、周波数上昇が検出される
と大小比較（２）回路１４０８より検出信号が出力され
ＯＲ回路１４２０の上述とは別の入力端子に供給され
る。そして、ＯＲ回路１４２０よりは入力水平同期信号
の周波数が降下または上昇した場合に映像ミュート信号
を図１３に示す映像増幅回路２１２に向け出力し、周波
数変化時は映像信号にブランキングをかけ、映像の乱れ
を管面上に表示しないようにしている。

【０１１７】以下、図１５の下半部（回路部分Ｓを除い
た部分）から成るｆ_H スローダウン回路の動作について
説明する。水平同期信号に常に位相を合わせておくため
に、セレクタ（２）回路１４１５は、通常図１４の同期
信号処理・周波数カウンタ回路１１１１から出力する水
平同期信号バーＨＤ（バーＨＤとは、図において記号Ｈ
Ｄの頭上に傍線つまりバーを付された記号を意味するも
のとして用いている。以下同じ）をＤフリップフロップ
回路１４１４およびＯＲ回路１４２１で立ち下がりを１
クロック幅で微分した信号を選択し、スローダウンカウ
ンタ回路１４１２に与え、カウントクリアさせて位相を
合わせている。

【０１１８】そこで先ず、本発明にかかる同期偏向制御
回路に入力される水平同期信号の周波数に変化がない場
合には、セレクタ（４）回路１４１８は、同期信号処理
・周波数カウンタ回路１１１１からの水平同期パルス・
バーＨＤをそのまま出力している。また内部回路におけ
る前記Ｒ−Ｓフリップフロップ回路１４１０の出力もロ
ーレベルにあり、セレクタ（１）回路１４１１は、前記
水平同期信号の周期データであるＴＨデータを選択、出
力している。セレクタ（１）回路１４１１で選択、出力
されたＴＨデータは、インバータ回路１４１９で反転さ
れ補数となり、プリセットデータとしてスローダウンカ
ウンタ回路１４１２に与えられる。

【０１１９】フリップフロップ回路１４１４及びＯＲ回
路１４２１から成る微分回路により、前記同期信号処理
・周波数カウンタ回路１１１１からの水平同期パルス・
バーＨＤを微分し、得られたその微分出力パルスがセレ
クタ（２）回路１４１５を通ってスローダウンカウンタ
回路１４１２のプリセット端子に与えられ、このタイミ
ングで、前記ＴＨデータの補数がプリセットデータとし
てスローダウンカウンタ回路１４１２に取り込まれる。
スローダウンカウンタ回路１４１２では、入力されるク
ロックをカウントしてそのカウント値が前記ＴＨデータ
に等しくなると、キャリー出力ＲＣＯを出力する。

【０１２０】このようにしてスローダウンカウンタ回路
１４１２の計数動作を水平同期信号と同期させている。
次に入力される水平同期信号が切り換わり、その周波数
が低下した場合を考える。この場合、前述のｆ_H 変化検
出回路（回路部分Ｓ）がこれを検出して、Ｒ−Ｓフリッ
プフロップ回路１４１０の出力をハイレベルに転じる。
これによりセレクタ（１) 回路１４１１、セレクタ
（２）回路１４１５、セレクタ（４）回路１４１８がす
べて切り換わる。

【０１２１】セレクタ（１）回路１４１１では、それま
でのＴＨデータの選択を止め、ラッチ（３）回路１４０
４からのデータを選択して出力するようになる。セレク
タ（１）回路１４１１の切り換わり直後においては、ラ
ッチ（３）回路１４０４には、水平同期信号周波数が低
下する前の同期信号周期を示すＴＨデータと同一のデー
タがＣＰＵ１０１側からセットされて保持されている。

【０１２２】従ってこのデータが、インバータ１４１９
を介してスローダウンカウンタ回路１４１２に取り込ま
れ、スローダウンカウンタ回路１４１２では、クロック
をそのＴＨデータで指示される周期分、カウントする
と、キャリー出力ＲＣＯとして、入力される水平同期信
号の切り換わり直前の同期信号とほぼ同一周期で同一位
相のパルスを出力する。

【０１２３】このキャリー出力ＲＣＯとしてのパルス
は、セレクタ（３）回路１４１６を通過すると、２方向
に分かれ、一つは、この時点で先にＲ−Ｓフリップフロ
ップ回路１４１０の出力がハイレベルに転じたことによ
り切り換わっているセレクタ（２）回路１４１５を通
り、スローダウンカウンタ回路１４１２のプリセット端
子に与えられ、このスローダウンカウンタ回路１４１２
にプリセットデータを取り込むタイミングを与えること
になる。

【０１２４】他方、セレクタ（３）回路１４１６を通過
したもう一方のキャリー出力ＲＣＯとしてのパルスは、
パルス幅設定回路１４１７により、同期信号とほぼ同じ
幅を付けられ、やはりこの時点で先にＲ−Ｓフリップフ
ロップ回路１４１０の出力がハイレベルに転じたことに
より切り換わっているセレクタ（４）回路１４１８を通
り、ｆ_H スローダウン回路の出力としての水平同期パル
ス・バーＨＤｓｌｏｗとなる。

【０１２５】所でＣＰＵ１０１側では、Ｒ−Ｓフリップ
フロップ回路１４１０の出力（即ちスローダウン信号）
を監視していて、これがハイレベルに転じたことを知る
と、スローダウン動作を開始する時期にきたと判断す
る。即ちＣＰＵ１０１は、予め定められた適当な間隔
で、ラッチ（３）回路１４０４に保持されているデータ
を＋１ずつ更新する動作を開始する。

【０１２６】その結果、＋１ずつ更新されたデータがセ
レクタ（１）回路１４１１、インバータ１４１９を介し
てスローダウンカウンタ回路１４１２に取り込まれるの
で、そのキャリー出力ＲＣＯとしてのパルスもその発生
の周期が１クロック分ずつ長くなり、結局セレクタ
（４）回路１４１８から出力される水平同期パルス・バ
ーＨＤｓｌｏｗの周期が１クロック分ずつ長くなること
になる。

【０１２７】ＣＰＵ１０１側では、入力される水平同期
信号の切り換わり後の、該水平同期信号の周期を示すＴ
Ｈデータを持っているので、このＴＨデータと＋１ずつ
更新しつつあるデータ（ラッチ（３）回路１４０４の出
力）とを比較しており、両者が等しくなると、それまで
ラッチ（４）回路１４２４にラッチされていた制御信号
Ｃ１をそれまでのローレベルからハイレベルに転じてや
る。

【０１２８】するとＡＮＤ回路１４２２が開き、その出
力でセレクタ（３）回路１４１６における選択動作が制
御されることになる。即ちセレクタ（３）回路１４１
６、パルス幅設定回路１４１７、セレクタ（４）回路１
４１８を通って出力される水平同期パルス・バーＨＤｓ
ｌｏｗの位相が、入力される水平同期信号のそれに合致
するような、位相合わせ動作が、セレクタ（３）回路１
４１６、ＡＮＤ回路１４２２、位相比較回路１４２３に
よって行われるようになるので、以下、このことを説明
する。

【０１２９】セレクタ（３）回路１４１６では、スロー
ダウンカウンタ回路１４１２のキャリー出力ＲＣＯと、
それをフリップフロップ１４１３で１クロック分遅らせ
た出力と、の何れかを選択して出力する。そこで、フリ
ップフロップ回路１４１４及びＯＲ回路１４２１から成
る微分回路により、同期信号処理・周波数カウンタ回路
１１１１からの水平同期パルス・バーＨＤを微分して得
られる微分パルスを、位相比較回路１４２３において、
セレクタ（３）回路１４１６からの出力パルスと位相比
較し一致しなければ、その不一致出力がＡＮＤ回路１４
２２を通りセレクタ（３）回路１４１６に至り、該セレ
クタ（３）回路１４１６がフリップフロップ１４１３の
出力を選択するように制御する。

【０１３０】このフリップフロップ１４１３の出力は、
スローダウンカウンタ回路１４１２のキャリー出力ＲＣ
Ｏを１クロック分遅らせた出力であるから、この出力が
セレクタ（３）回路１４１６、セレクタ（２）回路１４
１５を介してスローダウンカウンタ回路１４１２に加わ
り、そこにおけるデータ取り込みのタイミングを遅らせ
ることにより、スローダウンカウンタ回路１４１２のキ
ャリー出力ＲＣＯを前記微分回路の出力である微分パル
スの位相に近づける働きをする。

【０１３１】これを繰り返してセレクタ（３）回路１４
１６からの出力パルスと前記微分パルスとの間で位相が
一致するに至ると、位相比較回路１４２３はそのことを
検出して一致出力を出力する。この一致出力はＡＮＤ回
路１４２２を通りセレクタ（３）回路１４１６に至り、
以後、該セレクタ（３）回路１４１６がフリップフロッ
プ１４１３の出力ではなく、スローダウンカウンタ回路
１４１２のキャリー出力ＲＣＯを選択するように制御す
る。

【０１３２】こうしてセレクタ（３）回路１４１６、パ
ルス幅設定回路１４１７、セレクタ（４）回路１４１８
を通って出力される水平同期パルス・バーＨＤｓｌｏｗ
の位相が、入力される水平同期信号のそれに合致するこ
とになり、ｆ_H スローダウン回路の動作終了時におい
て、セレクタ（４）回路１４１８を同期信号処理・周波
数カウンタ回路１１１１からの水平同期パルス・バーＨ
Ｄの側に切り換えても、同期ずれが発生せず、円滑に切
り換えることのできる準備が整ったことになる。

【０１３３】このような状態になったことを何らかの方
法により知ったＣＰＵ１０１は、或いはこのような状態
になることを予測した時間の経過後ＣＰＵ１０１は、ラ
ッチ（４）回路１４２４にラッチしておいた制御信号Ｃ
１をローレベルに転じると共に、制御信号Ｃ２としてラ
ッチ（４）回路１４２４からパルスを出力せしめてＤフ
リップフロップ１４１０をリセットさせてその出力をロ
ーレベルに転じ、ｆ_Hスローダウン回路の動作を終了さ
せる。

【０１３４】以上述べたように、本発明をディスプレイ
装置に適用することにより、波形発生から水平保護まで
の広範囲に渡る偏向系処理がディジタル回路により実現
可能である。また、本発明はそのほとんどをディジタル
回路で構成しているためＬＳＩ化が容易であり、従って
製造コストおよび回路規模の面、さらには信頼性におい
て有利である。

【０１３５】

【発明の効果】本発明によれば、偏向周波数が異なる複
数種類の映像信号が入力可能であって、該入力映像信号
に対応した映像を表示することが可能なマルチスキャン
対応のディスプレイ装置において、入力映像信号の切り
換わり時に発生する画面の乱れを表示しないで済むので
ユーザに違和感（不快感）を与えないで済むという利点
がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本発明にかかる同期偏向制御回路を取り入れた
ディスプレイ装置の全体を示すブロック図である。

【図３】図１における極性統一回路の具体例を示すブロ
ック図である。

【図４】図３の回路動作説明図である。

【図５】極性統一回路の他の具体例を示すブロック図で
ある。

【図６】図１におけるｆ_H スローダウン回路の詳細を示
すブロック図である。

【図７】図１における波形発生回路の具体例を示すブロ
ック図である。

【図８】図７の回路動作を示す波形図である。

【図９】波形発生回路の別の具体例を示すブロック図で
ある。

【図１０】本発明の他の実施例を示すブロック図であ
る。

【図１１】図６に示した回路の効果を説明する回路およ
び動作波形図である。

【図１２】本発明の更に別の実施例を示すブロック図で
ある。

【図１３】図１２に示した同期偏向制御回路を取り入れ
たディスプレイ装置の全体を示すブロック図である。

【図１４】図１２における同期信号処理・周波数カウン
タ回路の具体例を示すブロック図である。

【図１５】図１２におけるｆ_H 変化検出・ｆ_H スローダ
ウン回路の具体例を示すブロック図である。

【符号の説明】

１０１…マイクロコンピュータ回路、１０２…入力ポー
ト(１)回路、１０５…入力ポート(２)回路、１０８…Ｈ
抜け対策回路、１１２…ｆ_H スローダウン回路、１１５
…波形発生回路、１１１１…同期信号処理・周波数カウ
ンタ回路、１１１２…ｆ_H 変化検出・ｆ_H スローダウン
回路。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 偏向周波数が異なる複数種類の映像信号
   が入力可能であって、該入力映像信号に対応した映像を
   表示することが可能なマルチスキャン対応のディスプレ
   イ装置において、 映像信号の偏向周波数が変化したときに、表示映像に対
   して映像ミュートを行う映像ミュート手段を備えること
   を特徴とするディスプレイ装置。
2. 【請求項２】 互いに偏向周波数が異なる第１及び第２
   の映像信号が入力可能であって、該入力映像信号に対応
   した映像を表示することが可能なマルチスキャン対応の
   ディスプレイ装置において、 入力映像信号が、第１の映像信号から第２の映像信号に
   変化したときに、少なくとも該変化時間を含む期間にお
   いて表示映像に対して映像ミュートを行う映像ミュート
   手段を備えることを特徴とするディスプレイ装置。
3. 【請求項３】 前記映像ミュート手段は、入力映像信号
   を増幅して出力する映像増幅回路の利得を制御すること
   により、映像ミュートを行うことを特徴とする請求項１
   または２に記載のディスプレイ装置。
4. 【請求項４】 前記映像ミュート手段は、入力映像信号
   を増幅して出力する映像増幅回路を制御して映像信号に
   ブランキングをかけることにより、映像ミュートを行う
   ことを特徴とする請求項１または２に記載のディスプレ
   イ装置。
5. 【請求項５】 前記映像ミュート手段は、パルス信号に
   より前記映像増幅回路を制御するものであって、該パル
   ス信号のパルス幅により映像ミュート期間を制御するよ
   うにしたことを特徴とする請求項３または４に記載のデ
   ィスプレイ装置。