JPH11119735A - 画像表示装置及び画像表示方法 - Google Patents
画像表示装置及び画像表示方法Info
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- G09G3/2018—Display of intermediate tones by time modulation using two or more time intervals
- G09G3/2022—Display of intermediate tones by time modulation using two or more time intervals using sub-frames
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- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】映像信号に含まれるノイズの影響を抑制して、
このノイズの影響による表示画面上のチラツキを防止す
ることが可能な画像表示装置を提供する。 【解決手段】第２メモリ４から出力される１フレームに
おける各画素の各画素データ毎に、この１フレームにお
ける画素の画素データと１つ後の１フレームにおける同
一画素の画素データが比較され、各画素データによって
示されるそれぞれの階調レベルの差がしきい値以上でな
ければ、第２メモリ４内の該画素の画素データを更新せ
ず、第２メモリ４から出力された該画素の画素データを
第２メモリ４に記憶し続けている。したがって、１フレ
ームにおける画素の画素データによって示される階調レ
ベルと１つ後の１フレームにおける同一画素の画素デー
タによって示される階調レベルの差が僅かなものであれ
ば、１つ後の１フレームにおいて、この画素の画素デー
タが更新されず、この画素の階調レベルが変化しない。
このノイズの影響による表示画面上のチラツキを防止す
ることが可能な画像表示装置を提供する。 【解決手段】第２メモリ４から出力される１フレームに
おける各画素の各画素データ毎に、この１フレームにお
ける画素の画素データと１つ後の１フレームにおける同
一画素の画素データが比較され、各画素データによって
示されるそれぞれの階調レベルの差がしきい値以上でな
ければ、第２メモリ４内の該画素の画素データを更新せ
ず、第２メモリ４から出力された該画素の画素データを
第２メモリ４に記憶し続けている。したがって、１フレ
ームにおける画素の画素データによって示される階調レ
ベルと１つ後の１フレームにおける同一画素の画素デー
タによって示される階調レベルの差が僅かなものであれ
ば、１つ後の１フレームにおいて、この画素の画素デー
タが更新されず、この画素の階調レベルが変化しない。
Description
【０００１】
【発明の属する技術分野】本発明は、映像を表示画面に
表示する画像表示装置及び画像表示方法に関する。
表示する画像表示装置及び画像表示方法に関する。
【０００２】
【従来の技術】例えば、コンピュータ用の表示装置とし
ては、ＣＲＴ（Cathode Ray Tube）が古くから使われて
おり、安価に供給されると言う利点から、現在でも、そ
のシェアが高い。しかしながら、ＣＲＴは、その設置面
積が大きく、省電力化が難しく、映像が歪み易い等の欠
点を持つ。これに対して、液晶ディスプレイ（ＬＣＤ）
は、その設置面積が狭く、省電力化が可能であって、映
像が歪み難いと言う利点を持ち、ＣＲＴに代わって、今
後の普及が期待されている。
ては、ＣＲＴ（Cathode Ray Tube）が古くから使われて
おり、安価に供給されると言う利点から、現在でも、そ
のシェアが高い。しかしながら、ＣＲＴは、その設置面
積が大きく、省電力化が難しく、映像が歪み易い等の欠
点を持つ。これに対して、液晶ディスプレイ（ＬＣＤ）
は、その設置面積が狭く、省電力化が可能であって、映
像が歪み難いと言う利点を持ち、ＣＲＴに代わって、今
後の普及が期待されている。
【０００３】液晶表示装置を駆動する場合、液晶表示装
置用の映像信号をコンピュータから液晶表示装置に直接
受け取るか、あるいはコンピュータから出力されている
ＣＲＴ用の映像信号を液晶表示装置用のものに変換し、
この変換された映像信号を液晶表示装置に受け取る。
置用の映像信号をコンピュータから液晶表示装置に直接
受け取るか、あるいはコンピュータから出力されている
ＣＲＴ用の映像信号を液晶表示装置用のものに変換し、
この変換された映像信号を液晶表示装置に受け取る。
【０００４】図５は、ＣＲＴ用の映像信号を液晶表示装
置用のものに変換するための従来の装置を示している。
同図において、１０はＣＲＴ用の映像信号ａを増幅する
ビデオアンプ、１１はビデオアンプ１０からの映像信号
ｂをＡ／Ｄ変換して画像データｃを出力するＡ／Ｄコン
バータ、１２は少なくとも１フレーム（１表示画面に対
応する）分の画像データｃを記憶する記憶容量を持つメ
モリ、１３はメモリ１２の書き込み並びに読み出しを制
御するメモリコントローラ、１４はメモリ１２から出力
された画像データｄを液晶表示装置用の映像信号ｅに変
換して出力するＬＣＤコントローラである。
置用のものに変換するための従来の装置を示している。
同図において、１０はＣＲＴ用の映像信号ａを増幅する
ビデオアンプ、１１はビデオアンプ１０からの映像信号
ｂをＡ／Ｄ変換して画像データｃを出力するＡ／Ｄコン
バータ、１２は少なくとも１フレーム（１表示画面に対
応する）分の画像データｃを記憶する記憶容量を持つメ
モリ、１３はメモリ１２の書き込み並びに読み出しを制
御するメモリコントローラ、１４はメモリ１２から出力
された画像データｄを液晶表示装置用の映像信号ｅに変
換して出力するＬＣＤコントローラである。
【０００５】ＣＲＴ用の映像信号ａは、アナログ信号で
あり、ビデオアンプ１０によって波形整形され、映像信
号ｂとしてＡ／Ｄコンバータ１１に入力される。Ａ／Ｄ
コンバータ１１は、映像信号ｂを液晶表示装置で扱い易
いデジタル信号の画像データｃに変換し、この画像デー
タｃをメモリ１２に出力する。メモリコントローラ１３
は、ＣＲＴ用の映像信号ａを図示されない経路を通じて
入力しており、該メモリコントローラ１３内蔵のＰＬＬ
（Phase locked Loop）回路によって該映像信号ａの同
期信号に同期する書き込み制御信号ｆを形成し、この書
き込み制御信号ｆをメモリ１２に出力すると共に、該メ
モリコントローラ１３内蔵の基準クロック回路から発生
したクロック信号に同期する読み出し制御信号ｇを形成
し、この読み出し制御信号ｇをメモリ１２に出力する。
メモリ１２は、Ａ／Ｄコンバータ１１からの画像データ
ｃを書き込み制御信号ｆに同期して順次入力して書き込
み、画像データｄを読み出し制御信号ｇに同期してＬＣ
Ｄコントローラ１４に順次出力する。ＬＣＤコントロー
ラ１４は、画像データｄを液晶表示装置を駆動するのに
適した映像信号ｅに変換し、この映像信号ｅを液晶表示
装置に出力する。
あり、ビデオアンプ１０によって波形整形され、映像信
号ｂとしてＡ／Ｄコンバータ１１に入力される。Ａ／Ｄ
コンバータ１１は、映像信号ｂを液晶表示装置で扱い易
いデジタル信号の画像データｃに変換し、この画像デー
タｃをメモリ１２に出力する。メモリコントローラ１３
は、ＣＲＴ用の映像信号ａを図示されない経路を通じて
入力しており、該メモリコントローラ１３内蔵のＰＬＬ
（Phase locked Loop）回路によって該映像信号ａの同
期信号に同期する書き込み制御信号ｆを形成し、この書
き込み制御信号ｆをメモリ１２に出力すると共に、該メ
モリコントローラ１３内蔵の基準クロック回路から発生
したクロック信号に同期する読み出し制御信号ｇを形成
し、この読み出し制御信号ｇをメモリ１２に出力する。
メモリ１２は、Ａ／Ｄコンバータ１１からの画像データ
ｃを書き込み制御信号ｆに同期して順次入力して書き込
み、画像データｄを読み出し制御信号ｇに同期してＬＣ
Ｄコントローラ１４に順次出力する。ＬＣＤコントロー
ラ１４は、画像データｄを液晶表示装置を駆動するのに
適した映像信号ｅに変換し、この映像信号ｅを液晶表示
装置に出力する。
【０００６】ここでは、メモリコントローラ１３によっ
て、書き込み制御信号ｆがＣＲＴ用の映像信号ａの同期
信号に同期して発生されると共に、読み出し制御信号ｇ
が該メモリコントローラ１３内の独自のクロック信号に
同期して発生されるのであるから、書き込み制御信号ｆ
と読み出し制御信号ｇが同期しておらず、画像データｃ
の書き込み動作と画像データｄの読み出し動作が非同期
で行われる。これは、ＣＲＴ用の映像信号ａの同期タイ
ミングがＣＲＴの表示画面の解像度によって変化し、こ
の映像信号ａをＡ／Ｄ変換した画像データｃの同期タイ
ミングが液晶表示装置用の画像データｄの同期タイミン
グとは必ずしも合わないためであり、メモリ１２がバッ
ファとしての役割を果たし、メモリ１２とメモリコント
ローラ１３が必要になる。なお、ＣＲＴ用の映像信号ａ
の同期タイミングと液晶表示装置用の映像信号ｅの同期
タイミングが一致することを前提にすれば、メモリ１２
とメモリコントローラ１３を省略することもできる。
て、書き込み制御信号ｆがＣＲＴ用の映像信号ａの同期
信号に同期して発生されると共に、読み出し制御信号ｇ
が該メモリコントローラ１３内の独自のクロック信号に
同期して発生されるのであるから、書き込み制御信号ｆ
と読み出し制御信号ｇが同期しておらず、画像データｃ
の書き込み動作と画像データｄの読み出し動作が非同期
で行われる。これは、ＣＲＴ用の映像信号ａの同期タイ
ミングがＣＲＴの表示画面の解像度によって変化し、こ
の映像信号ａをＡ／Ｄ変換した画像データｃの同期タイ
ミングが液晶表示装置用の画像データｄの同期タイミン
グとは必ずしも合わないためであり、メモリ１２がバッ
ファとしての役割を果たし、メモリ１２とメモリコント
ローラ１３が必要になる。なお、ＣＲＴ用の映像信号ａ
の同期タイミングと液晶表示装置用の映像信号ｅの同期
タイミングが一致することを前提にすれば、メモリ１２
とメモリコントローラ１３を省略することもできる。
【０００７】
【発明が解決しようとする課題】ところで、当然のこと
ながら、図５の装置においては、ビデオアンプ１０に入
力する映像信号ａにノイズが含まれていれば、このノイ
ズについても、Ａ／Ｄコンバータ１１による変換及びＬ
ＣＤコントローラ１４による変換がなされるので、液晶
表示装置用の映像信号ｅにもノイズが含まれ、このノイ
ズによって、液晶表示装置の表示画面上の表示が乱され
る。
ながら、図５の装置においては、ビデオアンプ１０に入
力する映像信号ａにノイズが含まれていれば、このノイ
ズについても、Ａ／Ｄコンバータ１１による変換及びＬ
ＣＤコントローラ１４による変換がなされるので、液晶
表示装置用の映像信号ｅにもノイズが含まれ、このノイ
ズによって、液晶表示装置の表示画面上の表示が乱され
る。
【０００８】例えば、図６に示す様に、各フレーム２
１，２２，……，２６が液晶表示装置の表示画面に順次
表示されるものとし、これらのフレーム２１〜２６にお
ける同一位置の各画素２７が一定の階調レベル５０を保
つべきであっても、映像信号ａのノイズを原因として、
これらのフレーム２１〜２６の度に、画素２７の階調レ
ベルが５０、４９、５０、５０、５１、５０と変化す
る。これに伴い、Ａ／Ｄコンバータ１１からの画像デー
タｃに含まれる画素２７の階調レベルを示す画素データ
も、１１００１０、１１０００１、１１００１０、１１
００１０、１１００１１、１１００１０と言う様に変化
する。
１，２２，……，２６が液晶表示装置の表示画面に順次
表示されるものとし、これらのフレーム２１〜２６にお
ける同一位置の各画素２７が一定の階調レベル５０を保
つべきであっても、映像信号ａのノイズを原因として、
これらのフレーム２１〜２６の度に、画素２７の階調レ
ベルが５０、４９、５０、５０、５１、５０と変化す
る。これに伴い、Ａ／Ｄコンバータ１１からの画像デー
タｃに含まれる画素２７の階調レベルを示す画素データ
も、１１００１０、１１０００１、１１００１０、１１
００１０、１１００１１、１１００１０と言う様に変化
する。
【０００９】この様なＡ／Ｄ変換された画像データｃに
含まれる画素データのバラツキは、ＣＲＴの映像信号ａ
のノイズのレベルに応じた程度のものであって、僅かな
ものと言える。実際、各フレーム毎に、画像データの全
てを更新する表示方法の場合は、人の目にはあまり判ら
ないことが多い。しかしながら、複数のフレームによっ
て１つの映像を表す表示方法の場合は、画素データのバ
ラツキが該各フレームに伝搬すると言う問題点があっ
た。つまり、アナログの映像信号ａによって示される映
像の階調レベルを１フレームの画像データｅによって表
しきれず、該映像の階調レベルを複数のフレームの画像
データｅによって表す場合は、各フレームの期間、画素
データのバラツキが該各フレームに伝搬することがあ
る。
含まれる画素データのバラツキは、ＣＲＴの映像信号ａ
のノイズのレベルに応じた程度のものであって、僅かな
ものと言える。実際、各フレーム毎に、画像データの全
てを更新する表示方法の場合は、人の目にはあまり判ら
ないことが多い。しかしながら、複数のフレームによっ
て１つの映像を表す表示方法の場合は、画素データのバ
ラツキが該各フレームに伝搬すると言う問題点があっ
た。つまり、アナログの映像信号ａによって示される映
像の階調レベルを１フレームの画像データｅによって表
しきれず、該映像の階調レベルを複数のフレームの画像
データｅによって表す場合は、各フレームの期間、画素
データのバラツキが該各フレームに伝搬することがあ
る。
【００１０】例えば、図７に示す様にアナログの映像信
号ａによって示される１画素の階調レベルが４値であっ
て、ディジタルの画素データによって表し得る階調レベ
ルが２値である場合、３つのフレームによって１画素の
階調レベルを表している。ここでは、アナログの映像信
号ａによって示される１画素の階調レベルが０であれ
ば、３つのフレームのいずれにおいても該画素の階調レ
ベルを０に設定し、また映像信号ａによって示される１
画素の階調レベルが１であれば、１つのフレームにおい
て該画素の階調レベルを１に設定し、かつ他の２つのフ
レームにおいて該画素の階調レベルを０に設定してい
る。
号ａによって示される１画素の階調レベルが４値であっ
て、ディジタルの画素データによって表し得る階調レベ
ルが２値である場合、３つのフレームによって１画素の
階調レベルを表している。ここでは、アナログの映像信
号ａによって示される１画素の階調レベルが０であれ
ば、３つのフレームのいずれにおいても該画素の階調レ
ベルを０に設定し、また映像信号ａによって示される１
画素の階調レベルが１であれば、１つのフレームにおい
て該画素の階調レベルを１に設定し、かつ他の２つのフ
レームにおいて該画素の階調レベルを０に設定してい
る。
【００１１】図８（ａ）のタイミングチャートによれ
ば、映像信号ａによって示される１画素の階調レベルが
０のときには、３つのフレームのいずれにおいても、画
像データｅに含まれる画素データによって該画素の階調
レベル０が設定されている。また、映像信号ａによって
示される１画素の階調レベルが１のときには、１つのフ
レームにおいて、画像データｅに含まれる画素データに
よって該画素の階調レベル１が設定され、かつ他の２つ
のフレームにおいて、画像データｅに含まれる画素デー
タによって該画素の階調レベル０が設定されている。
ば、映像信号ａによって示される１画素の階調レベルが
０のときには、３つのフレームのいずれにおいても、画
像データｅに含まれる画素データによって該画素の階調
レベル０が設定されている。また、映像信号ａによって
示される１画素の階調レベルが１のときには、１つのフ
レームにおいて、画像データｅに含まれる画素データに
よって該画素の階調レベル１が設定され、かつ他の２つ
のフレームにおいて、画像データｅに含まれる画素デー
タによって該画素の階調レベル０が設定されている。
【００１２】ところが、図８（ｂ）のタイミングチャー
トの様に、映像信号ａによって示される１画素の階調レ
ベルが１であって、この階調ベルを維持し続けるべきと
きに、映像信号ａに含まれるノイズによって階調レベル
が０となったり、２となると、最初の３つのフレームに
よって該画素の階調レベル１が表されても、次の３つの
フレームによって階調レベル０が表され、更に次の３つ
のフレームによって階調レベル２が表されると言う様
に、該画素の階調レベルが変動してしまう。
トの様に、映像信号ａによって示される１画素の階調レ
ベルが１であって、この階調ベルを維持し続けるべきと
きに、映像信号ａに含まれるノイズによって階調レベル
が０となったり、２となると、最初の３つのフレームに
よって該画素の階調レベル１が表されても、次の３つの
フレームによって階調レベル０が表され、更に次の３つ
のフレームによって階調レベル２が表されると言う様
に、該画素の階調レベルが変動してしまう。
【００１３】特に、コンピュータに用いられる表示装置
の表示画面には、静止画像を表示し続けることが多いの
で、映像信号ａに含まれるノイズの影響が表示画面上の
チラツキとなって現れ、感知され易い。
の表示画面には、静止画像を表示し続けることが多いの
で、映像信号ａに含まれるノイズの影響が表示画面上の
チラツキとなって現れ、感知され易い。
【００１４】この様な映像信号に含まれるノイズの影響
を完全に取り除くのは困難であるものの、このノイズの
影響を可能な限り抑える必要がある。これまでには、特
開昭６３−１５６４８７号公報によってＣＲＴ用の映像
信号のレベル変化を検出する方法が公開されている。し
かしながら、映像信号のレベル変化に基づいて、上記問
題を積極的に改善するには至っていない。
を完全に取り除くのは困難であるものの、このノイズの
影響を可能な限り抑える必要がある。これまでには、特
開昭６３−１５６４８７号公報によってＣＲＴ用の映像
信号のレベル変化を検出する方法が公開されている。し
かしながら、映像信号のレベル変化に基づいて、上記問
題を積極的に改善するには至っていない。
【００１５】そこで、本発明は、映像信号に含まれるノ
イズの影響を抑制して、このノイズの影響による表示画
面上のチラツキを防止することが可能な画像表示装置及
び画像表示方法を提供することにある。
イズの影響を抑制して、このノイズの影響による表示画
面上のチラツキを防止することが可能な画像表示装置及
び画像表示方法を提供することにある。
【００１６】
【課題を解決するための手段】上記課題を解決するため
に、本発明の画像表示装置は、表示画面の各画素の表示
レベルを記憶する記憶手段と、表示画面の各画素毎に、
記憶手段内の画素の表示レベルと次に表示すべき該画素
の表示レベルを比較し、この比較結果に基づいて、記憶
手段内の該画素の表示レベルを更新する制御手段とを備
えている。
に、本発明の画像表示装置は、表示画面の各画素の表示
レベルを記憶する記憶手段と、表示画面の各画素毎に、
記憶手段内の画素の表示レベルと次に表示すべき該画素
の表示レベルを比較し、この比較結果に基づいて、記憶
手段内の該画素の表示レベルを更新する制御手段とを備
えている。
【００１７】この様な構成によれば、記憶手段内の画素
の表示レベルと次に表示すべき該画素の表示レベルの比
較結果に基づいて、記憶手段内の該画素の表示レベルを
更新している。
の表示レベルと次に表示すべき該画素の表示レベルの比
較結果に基づいて、記憶手段内の該画素の表示レベルを
更新している。
【００１８】例えば、記憶手段内の画素の表示レベルと
次に表示すべき該画素の表示レベルの差が予め定められ
たしきい値以上であれば、記憶手段内の該画素の表示レ
ベルを更新する。あるいは、画素の表示レベルをビット
列で表す場合は、記憶手段内の画素の表示レベルを示す
ビット列と次に表示すべき該画素の表示レベルを示すビ
ット列を比較し、該各ビット列における上位の予め定め
られた数ビットの値が相互に異なれば、記憶されている
該位置の画素の表示レベルを更新する。いずれにしろ、
記憶手段内の画素の表示レベルと次に表示すべき該画素
の表示レベルの差が大きくなったときに、記憶手段内の
該画素の表示レベルを更新し、該差が小さいときには、
記憶手段内の該画素の表示レベルを更新しない。このた
め、次に表示すべき該画素の表示レベルがノイズの影響
によって多少変動したとしても、記憶手段内の該画素の
表示レベルが更新されず、表示画面上の該画素の表示レ
ベルが変動しない。
次に表示すべき該画素の表示レベルの差が予め定められ
たしきい値以上であれば、記憶手段内の該画素の表示レ
ベルを更新する。あるいは、画素の表示レベルをビット
列で表す場合は、記憶手段内の画素の表示レベルを示す
ビット列と次に表示すべき該画素の表示レベルを示すビ
ット列を比較し、該各ビット列における上位の予め定め
られた数ビットの値が相互に異なれば、記憶されている
該位置の画素の表示レベルを更新する。いずれにしろ、
記憶手段内の画素の表示レベルと次に表示すべき該画素
の表示レベルの差が大きくなったときに、記憶手段内の
該画素の表示レベルを更新し、該差が小さいときには、
記憶手段内の該画素の表示レベルを更新しない。このた
め、次に表示すべき該画素の表示レベルがノイズの影響
によって多少変動したとしても、記憶手段内の該画素の
表示レベルが更新されず、表示画面上の該画素の表示レ
ベルが変動しない。
【００１９】また、本発明の画像表示方法は、表示画面
の各画素の表示レベルを記憶しており、表示画面の各画
素毎に、記憶されている画素の表示レベルと次に表示す
べき該画素の表示レベルを比較し、この比較結果に基づ
いて、記憶されている該画素の表示レベルを更新してい
る。
の各画素の表示レベルを記憶しており、表示画面の各画
素毎に、記憶されている画素の表示レベルと次に表示す
べき該画素の表示レベルを比較し、この比較結果に基づ
いて、記憶されている該画素の表示レベルを更新してい
る。
【００２０】この画像表示方法においても、上記画像表
示装置と同様に、次に表示すべき該画素の表示レベルが
ノイズの影響によって多少変動したとしても、表示画面
上の該画素の表示レベルが変動せずに済む。
示装置と同様に、次に表示すべき該画素の表示レベルが
ノイズの影響によって多少変動したとしても、表示画面
上の該画素の表示レベルが変動せずに済む。
【００２１】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。図１は、本発明の画像表示装置
の第１実施形態を示している。同図において、１はＣＲ
Ｔ用の映像信号Ａを増幅するビデオアンプ、２はビデオ
アンプ１からの映像信号ＢをＡ／Ｄ変換して画像データ
Ｃを出力するＡ／Ｄコンバータ、３及び４は少なくとも
１フレーム（１表示画面に対応する）分の画像データＣ
を記憶する記憶容量を持つ第１メモリ及び第２メモリ、
５は第１及び第２メモリ３，４の書き込み並びに読み出
しを制御するメモリコントローラ、６は第２メモリ４か
ら出力された画像データＥを液晶表示装置用の映像信号
Ｆに変換して出力するＬＣＤコントローラである。
面を参照して説明する。図１は、本発明の画像表示装置
の第１実施形態を示している。同図において、１はＣＲ
Ｔ用の映像信号Ａを増幅するビデオアンプ、２はビデオ
アンプ１からの映像信号ＢをＡ／Ｄ変換して画像データ
Ｃを出力するＡ／Ｄコンバータ、３及び４は少なくとも
１フレーム（１表示画面に対応する）分の画像データＣ
を記憶する記憶容量を持つ第１メモリ及び第２メモリ、
５は第１及び第２メモリ３，４の書き込み並びに読み出
しを制御するメモリコントローラ、６は第２メモリ４か
ら出力された画像データＥを液晶表示装置用の映像信号
Ｆに変換して出力するＬＣＤコントローラである。
【００２２】ＣＲＴ用の映像信号Ａは、アナログ信号で
あり、ビデオアンプ１によって波形整形され、映像信号
ＢとしてＡ／Ｄコンバータ２に入力される。Ａ／Ｄコン
バータ２は、映像信号Ｂを液晶表示装置で扱い易いデジ
タル信号の画像データＣに変換する。この画像データＣ
は、第１メモリ３に一旦記憶され、ここから第２メモリ
４に引き渡され、この第２メモリ４から出力される。メ
モリコントローラ５は、ＣＲＴ用の映像信号Ａを図示さ
れない経路を通じて入力しており、該メモリコントロー
ラ５内蔵のＰＬＬ回路によって該映像信号Ａの同期信号
に同期する書き込み制御信号Ｇを形成し、この書き込み
制御信号Ｇを第１メモリ３に出力する。また、メモリコ
ントローラ５は、該メモリコントローラ５内蔵の基準ク
ロック回路から発生したクロック信号に同期する各読み
出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉを形成し
て、各読み出し制御信号Ｈ，Ｊを第１及び第２メモリ
３，４に出力し、書き込み制御信号Ｉを第２メモリ４に
出力する。第１メモリ３は、Ａ／Ｄコンバータ２からの
画像データＣを書き込み制御信号Ｇに同期して順次入力
して書き込み、画像データＤを読み出し制御信号Ｈに同
期して第２メモリ４に順次出力する。第２メモリ４は、
画像データＤを書き込み制御信号Ｉに同期して順次入力
し、画像データＥを読み出し制御信号Ｊに同期してＬＣ
Ｄコントローラ６に順次出力する。ＬＣＤコントローラ
６は、画像データＥを液晶表示装置を駆動するのに適し
た映像信号Ｆに変換し、この映像信号Ｆを液晶表示装置
に出力する。
あり、ビデオアンプ１によって波形整形され、映像信号
ＢとしてＡ／Ｄコンバータ２に入力される。Ａ／Ｄコン
バータ２は、映像信号Ｂを液晶表示装置で扱い易いデジ
タル信号の画像データＣに変換する。この画像データＣ
は、第１メモリ３に一旦記憶され、ここから第２メモリ
４に引き渡され、この第２メモリ４から出力される。メ
モリコントローラ５は、ＣＲＴ用の映像信号Ａを図示さ
れない経路を通じて入力しており、該メモリコントロー
ラ５内蔵のＰＬＬ回路によって該映像信号Ａの同期信号
に同期する書き込み制御信号Ｇを形成し、この書き込み
制御信号Ｇを第１メモリ３に出力する。また、メモリコ
ントローラ５は、該メモリコントローラ５内蔵の基準ク
ロック回路から発生したクロック信号に同期する各読み
出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉを形成し
て、各読み出し制御信号Ｈ，Ｊを第１及び第２メモリ
３，４に出力し、書き込み制御信号Ｉを第２メモリ４に
出力する。第１メモリ３は、Ａ／Ｄコンバータ２からの
画像データＣを書き込み制御信号Ｇに同期して順次入力
して書き込み、画像データＤを読み出し制御信号Ｈに同
期して第２メモリ４に順次出力する。第２メモリ４は、
画像データＤを書き込み制御信号Ｉに同期して順次入力
し、画像データＥを読み出し制御信号Ｊに同期してＬＣ
Ｄコントローラ６に順次出力する。ＬＣＤコントローラ
６は、画像データＥを液晶表示装置を駆動するのに適し
た映像信号Ｆに変換し、この映像信号Ｆを液晶表示装置
に出力する。
【００２３】したがって、第２メモリ４から１フレーム
の画像データＥが出力されているときに、第１メモリ３
から次の１フレームの画像データＤが出力され、更に次
の１フレームの画像データＣが第１メモリ３に入力され
ることになり、少なくとも２フレーム分の画像データが
第１及び第２メモリ３，４に振り分けて記憶されている
ことになる。
の画像データＥが出力されているときに、第１メモリ３
から次の１フレームの画像データＤが出力され、更に次
の１フレームの画像データＣが第１メモリ３に入力され
ることになり、少なくとも２フレーム分の画像データが
第１及び第２メモリ３，４に振り分けて記憶されている
ことになる。
【００２４】ここでは、書き込み制御信号Ｇが映像信号
Ａの同期信号に同期し、各読み出し制御信号Ｈ，Ｊ及び
書き込み制御信号Ｉがクロック信号に同期するので、各
読み出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉは相互
に同期するものの、これらの信号Ｈ，Ｊ，Ｉと書き込み
制御信号Ｇは同期しない。これは、ＣＲＴ用の映像信号
Ａの同期タイミングがＣＲＴの表示画面の解像度によっ
て変化し、この映像信号ＡをＡ／Ｄ変換した画像データ
Ｃの同期タイミングが液晶表示装置用の画像データＤの
同期タイミングとは必ずしも合わないためであり、第１
メモリ３がバッファとしての役割を果たし、この第１メ
モリ３とメモリコントローラ５が必要になる。なお、Ｃ
ＲＴ用の映像信号Ａの同期タイミングと液晶表示装置用
の映像信号Ｆの同期タイミングが一致することを前提に
すれば、第１メモリ３を省略することもできる。
Ａの同期信号に同期し、各読み出し制御信号Ｈ，Ｊ及び
書き込み制御信号Ｉがクロック信号に同期するので、各
読み出し制御信号Ｈ，Ｊ及び書き込み制御信号Ｉは相互
に同期するものの、これらの信号Ｈ，Ｊ，Ｉと書き込み
制御信号Ｇは同期しない。これは、ＣＲＴ用の映像信号
Ａの同期タイミングがＣＲＴの表示画面の解像度によっ
て変化し、この映像信号ＡをＡ／Ｄ変換した画像データ
Ｃの同期タイミングが液晶表示装置用の画像データＤの
同期タイミングとは必ずしも合わないためであり、第１
メモリ３がバッファとしての役割を果たし、この第１メ
モリ３とメモリコントローラ５が必要になる。なお、Ｃ
ＲＴ用の映像信号Ａの同期タイミングと液晶表示装置用
の映像信号Ｆの同期タイミングが一致することを前提に
すれば、第１メモリ３を省略することもできる。
【００２５】図２は、第１及び第２メモリ３，４の書き
込み及び読み出し制御を示すタイミングチャートであ
る。各書き込み制御信号Ｇ，Ｉは、図２に示すライトリ
セット信号ｗｒ、ライトクロック信号ｗｃ、ライトデー
タイネーブル信号ｗｄｅ、ライトカウンタイネーブル信
号ｗｃｅ及びライトメモリアドレスからなる。メモリに
入力される１フレームの画像データは、各画素データ３
-0，３-1，３-2，…，３-ｉ，…，３-ｎからなり、３-
ｉの左側の値がフレームの順番を示し、右側の値が該フ
レームにおける画素データの順番を示す。したがって、
画素データ３-1は、３番目のフレームにおける２番目の
画素データと言うことになる。
込み及び読み出し制御を示すタイミングチャートであ
る。各書き込み制御信号Ｇ，Ｉは、図２に示すライトリ
セット信号ｗｒ、ライトクロック信号ｗｃ、ライトデー
タイネーブル信号ｗｄｅ、ライトカウンタイネーブル信
号ｗｃｅ及びライトメモリアドレスからなる。メモリに
入力される１フレームの画像データは、各画素データ３
-0，３-1，３-2，…，３-ｉ，…，３-ｎからなり、３-
ｉの左側の値がフレームの順番を示し、右側の値が該フ
レームにおける画素データの順番を示す。したがって、
画素データ３-1は、３番目のフレームにおける２番目の
画素データと言うことになる。
【００２６】ライトリセット信号ｗｒがローレベルにな
ると、メモリへの画素データの入力開始時点で、ライト
データイネーブル信号ｗｄｅ及びライトカウンタイネー
ブル信号ｗｃｅがローレベルとなって、ライトメモリア
ドレスが初期化され、次のライトクロック信号ｗｃの立
ち上がりで、ライトメモリアドレスがインクリメントさ
れて、このライトメモリアドレスに画素データを書き込
む。以降、ライトクロック信号ｗｃの立ち上がりの度
に、ライトメモリアドレスがインクリメントされて、こ
のライトメモリアドレスに画素データを書き込む。
ると、メモリへの画素データの入力開始時点で、ライト
データイネーブル信号ｗｄｅ及びライトカウンタイネー
ブル信号ｗｃｅがローレベルとなって、ライトメモリア
ドレスが初期化され、次のライトクロック信号ｗｃの立
ち上がりで、ライトメモリアドレスがインクリメントさ
れて、このライトメモリアドレスに画素データを書き込
む。以降、ライトクロック信号ｗｃの立ち上がりの度
に、ライトメモリアドレスがインクリメントされて、こ
のライトメモリアドレスに画素データを書き込む。
【００２７】また、ライトデータイネーブル信号ｗｄｅ
がハイレベルになると、ライトクロック信号ｗｃの立ち
上がりで、ライトメモリアドレスをインクリメントする
ものの、画素データを書き込むことがない。ここでは、
画素データ３-3の入力のときに、ライトデータイネーブ
ル信号ｗｄｅがハイレベルにされているので、この画素
データ３-3の書き込みが行われていない。
がハイレベルになると、ライトクロック信号ｗｃの立ち
上がりで、ライトメモリアドレスをインクリメントする
ものの、画素データを書き込むことがない。ここでは、
画素データ３-3の入力のときに、ライトデータイネーブ
ル信号ｗｄｅがハイレベルにされているので、この画素
データ３-3の書き込みが行われていない。
【００２８】一方、各読み出し制御信号Ｈ，Ｊは、図２
に示すリードリセット信号ｒｒ、リードクロック信号ｒ
ｃ、リードデータイネーブル信号ｒｄｅ、リードカウン
タイネーブル信号ｒｃｅ、リードメモリアドレスからな
る。
に示すリードリセット信号ｒｒ、リードクロック信号ｒ
ｃ、リードデータイネーブル信号ｒｄｅ、リードカウン
タイネーブル信号ｒｃｅ、リードメモリアドレスからな
る。
【００２９】リードリセット信号ｒｒがローレベルにな
ると、リードデータイネーブル信号ｒｄｅ及びリードカ
ウンタイネーブル信号ｒｃｅがローレベルとなって、リ
ードメモリアドレスが初期化され、次のリードクロック
信号ｒｃの立ち上がりで、リードメモリアドレスがイン
クリメントされて、このリードメモリアドレスから画素
データを読み出す。以降、リードクロック信号ｒｃの立
ち上がりの度に、リードメモリアドレスがインクリメン
トされて、このリードメモリアドレスから画素データを
読み出す。
ると、リードデータイネーブル信号ｒｄｅ及びリードカ
ウンタイネーブル信号ｒｃｅがローレベルとなって、リ
ードメモリアドレスが初期化され、次のリードクロック
信号ｒｃの立ち上がりで、リードメモリアドレスがイン
クリメントされて、このリードメモリアドレスから画素
データを読み出す。以降、リードクロック信号ｒｃの立
ち上がりの度に、リードメモリアドレスがインクリメン
トされて、このリードメモリアドレスから画素データを
読み出す。
【００３０】メモリコントローラ５は、図３に示す様に
構成されており、上位ビット比較器７と、タイミング回
路８と、タイミングコントローラ９を備えている。タイ
ミング回路９は、ＣＲＴ用の映像信号Ａを入力し、図示
されないＰＬＬ回路によって該映像信号Ａの同期信号に
同期する書き込み制御信号Ｇを形成すると共に、図示さ
れない基準クロック回路から発生したクロック信号に同
期する各読み出し制御信号Ｈ，Ｊ及び書き込み制御信号
Ｋを形成する。書き込み制御信号Ｇ及び読み出し制御信
号Ｈは第１メモリ３に直接出力され、読み出し制御信号
Ｊは第２メモリ４に直接出力される。また、書き込み制
御信号Ｋは、タイミングコントローラ９に入力され、こ
こから書き込み制御信号Ｉとして第２メモリ４に出力さ
れる。
構成されており、上位ビット比較器７と、タイミング回
路８と、タイミングコントローラ９を備えている。タイ
ミング回路９は、ＣＲＴ用の映像信号Ａを入力し、図示
されないＰＬＬ回路によって該映像信号Ａの同期信号に
同期する書き込み制御信号Ｇを形成すると共に、図示さ
れない基準クロック回路から発生したクロック信号に同
期する各読み出し制御信号Ｈ，Ｊ及び書き込み制御信号
Ｋを形成する。書き込み制御信号Ｇ及び読み出し制御信
号Ｈは第１メモリ３に直接出力され、読み出し制御信号
Ｊは第２メモリ４に直接出力される。また、書き込み制
御信号Ｋは、タイミングコントローラ９に入力され、こ
こから書き込み制御信号Ｉとして第２メモリ４に出力さ
れる。
【００３１】上位ビット比較器７は、第１メモリ３から
の画像データＤを入力すると共に、第２メモリ４からの
画像データＥを入力し、画像データＤに含まれる各画素
データと画像データＥに含まれる各画素データを比較す
る。このとき、表示画面の各画素毎に、画素の階調レベ
ルを示す画像データＤの画素データと同一画素の階調レ
ベルを示す画像データＥの画素データが逐次比較され、
画像データＤの画素データによって示される階調レベル
と画像データＥの画素データによって示される階調レベ
ルの差が予め定められたしきい値以上であるか否かが判
定され、この判定結果を示す比較信号Ｌがタイミングコ
ントローラ９に出力される。タイミングコントローラ９
は、比較信号Ｌに応答して書き込み制御信号Ｋを制御
し、この制御によって得られた書き込み制御信号Ｉを第
２メモリ４に出力する。
の画像データＤを入力すると共に、第２メモリ４からの
画像データＥを入力し、画像データＤに含まれる各画素
データと画像データＥに含まれる各画素データを比較す
る。このとき、表示画面の各画素毎に、画素の階調レベ
ルを示す画像データＤの画素データと同一画素の階調レ
ベルを示す画像データＥの画素データが逐次比較され、
画像データＤの画素データによって示される階調レベル
と画像データＥの画素データによって示される階調レベ
ルの差が予め定められたしきい値以上であるか否かが判
定され、この判定結果を示す比較信号Ｌがタイミングコ
ントローラ９に出力される。タイミングコントローラ９
は、比較信号Ｌに応答して書き込み制御信号Ｋを制御
し、この制御によって得られた書き込み制御信号Ｉを第
２メモリ４に出力する。
【００３２】具体的には、各画素データが例えば６ビッ
トである場合、各画素データの上位の４ビットが一致す
れば、各画素データによって示されるそれぞれの階調レ
ベルの差がしきい値以上でないと判定し、各画素データ
の上位の４ビットが一致しなければ、各画素データによ
って示されるそれぞれの階調レベルの差がしきい値以上
であると判定する。つまり、各画素データの下位の２ビ
ットによって表し得る階調レベルをしきい値に対応させ
ており、各画素データの下位の２ビットのみが一致しな
い程度に、各画素データによって示されるそれぞれの階
調レベルの差が小さいのか、各画素データの上位の４ビ
ットが一致しない程度に、各画素データによって示され
るそれぞれの階調レベルの差が大きいのかを判定してい
る。
トである場合、各画素データの上位の４ビットが一致す
れば、各画素データによって示されるそれぞれの階調レ
ベルの差がしきい値以上でないと判定し、各画素データ
の上位の４ビットが一致しなければ、各画素データによ
って示されるそれぞれの階調レベルの差がしきい値以上
であると判定する。つまり、各画素データの下位の２ビ
ットによって表し得る階調レベルをしきい値に対応させ
ており、各画素データの下位の２ビットのみが一致しな
い程度に、各画素データによって示されるそれぞれの階
調レベルの差が小さいのか、各画素データの上位の４ビ
ットが一致しない程度に、各画素データによって示され
るそれぞれの階調レベルの差が大きいのかを判定してい
る。
【００３３】図４は、メモリコントローラ５の動作を示
すタイミングチャートである。第２メモリ４に入力され
る画像データＤは、６ビットの各画素データＤ50，Ｄ5
0，……からなり、また第２メモリ４から出力される画
像データＥは、６ビットの各画素データＥ50，Ｅ49，…
…からなる。更に、ここでは、画像データＤの入力に伴
い、第２メモリ４には、各画素データＥ50，Ｅ49，Ｅ5
1，Ｄ60，Ｄ61，……が書き込まれる。
すタイミングチャートである。第２メモリ４に入力され
る画像データＤは、６ビットの各画素データＤ50，Ｄ5
0，……からなり、また第２メモリ４から出力される画
像データＥは、６ビットの各画素データＥ50，Ｅ49，…
…からなる。更に、ここでは、画像データＤの入力に伴
い、第２メモリ４には、各画素データＥ50，Ｅ49，Ｅ5
1，Ｄ60，Ｄ61，……が書き込まれる。
【００３４】上位ビット比較器７は、書き込み制御信号
Ｉに含まれるライトクロック信号ｗｃ及び読み出し制御
信号Ｊに含まれるリードクロック信号ｒｃに同期して、
第１メモリ３からの画像データＤに含まれる６ビットの
各画素データと第２メモリ４からの画像データＥに含ま
れる６ビットの各画素データを順次入力し、画像データ
Ｄの６ビットの各画素データと画像データＥの６ビット
の各画素データを比較する。このとき、表示画面の各画
素毎に、画素の階調レベルを示す画像データＤの画素デ
ータと同一画素の階調レベルを示す画像データＥの画素
データが逐次比較されて、各画素データの上位の４ビッ
トが一致するか否かが逐次判定される。
Ｉに含まれるライトクロック信号ｗｃ及び読み出し制御
信号Ｊに含まれるリードクロック信号ｒｃに同期して、
第１メモリ３からの画像データＤに含まれる６ビットの
各画素データと第２メモリ４からの画像データＥに含ま
れる６ビットの各画素データを順次入力し、画像データ
Ｄの６ビットの各画素データと画像データＥの６ビット
の各画素データを比較する。このとき、表示画面の各画
素毎に、画素の階調レベルを示す画像データＤの画素デ
ータと同一画素の階調レベルを示す画像データＥの画素
データが逐次比較されて、各画素データの上位の４ビッ
トが一致するか否かが逐次判定される。
【００３５】そして、上位ビット比較器７は、各画素デ
ータの上位の４ビットが一致しなければ、つまり各画素
データによって示されるそれぞれの階調レベルの差がし
きい値以上であれば、これらの画素データの入出力期間
のみ、比較信号Ｌをローレベルに切り換える。この比較
信号Ｌがローレベルになっている期間、タイミングコン
トローラ９は、書き込み制御信号Ｋに含まれるライトデ
ータイネーブル信号ｗｄｅを図２に示す様にローレベル
に切り換え、このローレベルのライトデータイネーブル
信号ｗｄｅを含む書き込み制御信号Ｉを第２メモリ４に
出力する。
ータの上位の４ビットが一致しなければ、つまり各画素
データによって示されるそれぞれの階調レベルの差がし
きい値以上であれば、これらの画素データの入出力期間
のみ、比較信号Ｌをローレベルに切り換える。この比較
信号Ｌがローレベルになっている期間、タイミングコン
トローラ９は、書き込み制御信号Ｋに含まれるライトデ
ータイネーブル信号ｗｄｅを図２に示す様にローレベル
に切り換え、このローレベルのライトデータイネーブル
信号ｗｄｅを含む書き込み制御信号Ｉを第２メモリ４に
出力する。
【００３６】書き込み制御信号Ｉのライトデータイネー
ブル信号ｗｄｅがローレベルの期間、第２メモリ４は、
各画素データの書き込み並びに更新を行い続ける。
ブル信号ｗｄｅがローレベルの期間、第２メモリ４は、
各画素データの書き込み並びに更新を行い続ける。
【００３７】また、上位ビット比較器７は、各画素デー
タの上位の４ビットが一致すれば、つまり各画素データ
によって示されるそれぞれの階調レベルの差がしきい値
以上でなければ、比較信号Ｌをハイレベルにする。この
比較信号Ｌがハイレベルである限り、タイミングコント
ローラ９は、書き込み制御信号Ｋのライトデータイネー
ブル信号ｗｄｅをハイレベルに設定して、このハイレベ
ルのライトデータイネーブル信号ｗｄｅを含む書き込み
制御信号Ｉを第２メモリ４に出力する。
タの上位の４ビットが一致すれば、つまり各画素データ
によって示されるそれぞれの階調レベルの差がしきい値
以上でなければ、比較信号Ｌをハイレベルにする。この
比較信号Ｌがハイレベルである限り、タイミングコント
ローラ９は、書き込み制御信号Ｋのライトデータイネー
ブル信号ｗｄｅをハイレベルに設定して、このハイレベ
ルのライトデータイネーブル信号ｗｄｅを含む書き込み
制御信号Ｉを第２メモリ４に出力する。
【００３８】書き込み制御信号Ｉのライトデータイネー
ブル信号ｗｄｅがハイレベルの期間、第２メモリ４は、
画素データの書き込み並びに更新を行わない。これによ
って、第２メモリ４に入力した画素データの代わりに、
第２メモリ４から出力された画素データが該第２メモリ
４に記憶され続けることになる。
ブル信号ｗｄｅがハイレベルの期間、第２メモリ４は、
画素データの書き込み並びに更新を行わない。これによ
って、第２メモリ４に入力した画素データの代わりに、
第２メモリ４から出力された画素データが該第２メモリ
４に記憶され続けることになる。
【００３９】すなわち、第２メモリ４から出力される１
フレームにおける各画素の各画素データ毎に、この１フ
レームにおける画素の画素データと１つ後の１フレーム
における同一画素の画素データが比較され、各画素デー
タによって示されるそれぞれの階調レベルの差がしきい
値以上でなければ、これらの画素データの入出力期間の
み、比較信号Ｌをハイレベルに切り換え、書き込み制御
信号Ｉのライトデータイネーブル信号ｗｄｅをハイレベ
ルに切り換え、第２メモリ４内の該画素の画素データを
更新せず、第２メモリ４から出力された該画素の画素デ
ータを第２メモリ４に記憶し続けている。したがって、
１フレームにおける画素の画素データによって示される
階調レベルと１つ後の１フレームにおける同一画素の画
素データによって示される階調レベルの差が僅かなもの
であれば、１つ後の１フレームにおいて、この画素の画
素データが更新されず、この画素の階調レベルが変化し
ない。
フレームにおける各画素の各画素データ毎に、この１フ
レームにおける画素の画素データと１つ後の１フレーム
における同一画素の画素データが比較され、各画素デー
タによって示されるそれぞれの階調レベルの差がしきい
値以上でなければ、これらの画素データの入出力期間の
み、比較信号Ｌをハイレベルに切り換え、書き込み制御
信号Ｉのライトデータイネーブル信号ｗｄｅをハイレベ
ルに切り換え、第２メモリ４内の該画素の画素データを
更新せず、第２メモリ４から出力された該画素の画素デ
ータを第２メモリ４に記憶し続けている。したがって、
１フレームにおける画素の画素データによって示される
階調レベルと１つ後の１フレームにおける同一画素の画
素データによって示される階調レベルの差が僅かなもの
であれば、１つ後の１フレームにおいて、この画素の画
素データが更新されず、この画素の階調レベルが変化し
ない。
【００４０】例えば、図６に示す様に、液晶表示装置の
表示画面に順次表示される各フレーム２１〜２６におけ
る同一位置の各画素２７が一定の階調レベル５０を保つ
べきでありながらも、映像信号Ａのノイズを原因とし
て、これらのフレーム２１〜２６の度に、画素２７の階
調レベルが５０、４９、５０、５０、５１、５０と変化
し、これに伴い、画像データＣに含まれる画素２７の階
調レベルを示す画素データも、１１００１０、１１００
０１、１１００１０、１１００１０、１１００１１、１
１００１０と言う様に変化したとしても、これらの画素
データの変化が下位２ビットの変化に過ぎないので、第
２メモリ４内の画素２７の画素データが１１００１０に
保たれ、この画素２７の階調レベルが変動せずに済む。
表示画面に順次表示される各フレーム２１〜２６におけ
る同一位置の各画素２７が一定の階調レベル５０を保つ
べきでありながらも、映像信号Ａのノイズを原因とし
て、これらのフレーム２１〜２６の度に、画素２７の階
調レベルが５０、４９、５０、５０、５１、５０と変化
し、これに伴い、画像データＣに含まれる画素２７の階
調レベルを示す画素データも、１１００１０、１１００
０１、１１００１０、１１００１０、１１００１１、１
１００１０と言う様に変化したとしても、これらの画素
データの変化が下位２ビットの変化に過ぎないので、第
２メモリ４内の画素２７の画素データが１１００１０に
保たれ、この画素２７の階調レベルが変動せずに済む。
【００４１】このため、各フレームの度に、映像信号Ａ
のノイズによって、画素２７の階調レベルが僅かに変動
したとしても、第２メモリ４内の画素データによって示
される画素２７の階調レベルが一定に保持され、液晶表
示装置の表示画面においても、画素２７の階調レベルが
一定に保持される。
のノイズによって、画素２７の階調レベルが僅かに変動
したとしても、第２メモリ４内の画素データによって示
される画素２７の階調レベルが一定に保持され、液晶表
示装置の表示画面においても、画素２７の階調レベルが
一定に保持される。
【００４２】ただし、画像の動きや切り換えに伴い、画
素２７の階調レベルが大きく変動したときには、第２メ
モリ４内の画素２７の画素データが更新されるので、本
来の画像の表示に支障を来すことはない。
素２７の階調レベルが大きく変動したときには、第２メ
モリ４内の画素２７の画素データが更新されるので、本
来の画像の表示に支障を来すことはない。
【００４３】この様な画素の階調レベルの制御は、静止
画像を表示し続けることが多いコンピュータの表示装置
に特に有効であって、表示画面上のチラツキを抑制する
ことができる。
画像を表示し続けることが多いコンピュータの表示装置
に特に有効であって、表示画面上のチラツキを抑制する
ことができる。
【００４４】なお、本発明は、上記実施形態に限定され
るものでなく、多様に変形することができる。例えば、
画素の階調レベルだけでなく、色調もしくは色差等を示
す画素データに対しても、本発明を適用することができ
る。
るものでなく、多様に変形することができる。例えば、
画素の階調レベルだけでなく、色調もしくは色差等を示
す画素データに対しても、本発明を適用することができ
る。
【００４５】
【発明の効果】以上説明した様に、本発明によれば、記
憶手段内の画素の表示レベルと次に表示すべき該画素の
表示レベルの比較結果に基づいて、記憶手段内の該画素
の表示レベルを更新している。
憶手段内の画素の表示レベルと次に表示すべき該画素の
表示レベルの比較結果に基づいて、記憶手段内の該画素
の表示レベルを更新している。
【００４６】例えば、記憶手段内の画素の表示レベルと
次に表示すべき該画素の表示レベルの差が予め定められ
たしきい値以上であれば、記憶手段内の該画素の表示レ
ベルを更新する。あるいは、画素の表示レベルをビット
列で表す場合は、記憶手段内の画素の表示レベルを示す
ビット列と次に表示すべき該画素の表示レベルを示すビ
ット列を比較し、該各ビット列における上位の予め定め
られた数ビットの値が相互に異なれば、記憶されている
該位置の画素の表示レベルを更新する。いずれにしろ、
記憶手段内の画素の表示レベルと次に表示すべき該画素
の表示レベルの差が大きくなったときに、記憶手段内の
該画素の表示レベルを更新し、該差が小さいときには、
記憶手段内の該画素の表示レベルを更新しない。このた
め、次に表示すべき該画素の表示レベルがノイズの影響
によって多少変動したとしても、記憶手段内の該画素の
表示レベルが更新されず、表示画面上の該画素の表示レ
ベルが変動しない。
次に表示すべき該画素の表示レベルの差が予め定められ
たしきい値以上であれば、記憶手段内の該画素の表示レ
ベルを更新する。あるいは、画素の表示レベルをビット
列で表す場合は、記憶手段内の画素の表示レベルを示す
ビット列と次に表示すべき該画素の表示レベルを示すビ
ット列を比較し、該各ビット列における上位の予め定め
られた数ビットの値が相互に異なれば、記憶されている
該位置の画素の表示レベルを更新する。いずれにしろ、
記憶手段内の画素の表示レベルと次に表示すべき該画素
の表示レベルの差が大きくなったときに、記憶手段内の
該画素の表示レベルを更新し、該差が小さいときには、
記憶手段内の該画素の表示レベルを更新しない。このた
め、次に表示すべき該画素の表示レベルがノイズの影響
によって多少変動したとしても、記憶手段内の該画素の
表示レベルが更新されず、表示画面上の該画素の表示レ
ベルが変動しない。
【図１】本発明の画像表示装置の第１実施形態を示すブ
ロック図である。
ロック図である。
【図２】図１の装置における各信号を示すタイミングチ
ャートである。
ャートである。
【図３】図１の装置におけるメモリコントローラを示す
ブロック図である。
ブロック図である。
【図４】図３のメモリコントローラにおける各信号を示
すタイミングチャートである。
すタイミングチャートである。
【図５】ＣＲＴ用の映像信号を液晶表示装置用のものに
変換するための従来の装置を示すブロック図である。
変換するための従来の装置を示すブロック図である。
【図６】表示画面に表示される各フレームを概念的に示
す図である。
す図である。
【図７】１画素の階調レベルと各フレームにおける該画
素の階調レベルを表す図表である。
素の階調レベルを表す図表である。
【図８】（ａ）は図５の装置における各信号を示すタイ
ミングチャートであり、（ｂ）はノイズの影響を受けた
場合の同装置における各信号を示すタイミングチャート
である。
ミングチャートであり、（ｂ）はノイズの影響を受けた
場合の同装置における各信号を示すタイミングチャート
である。
１ ビデオアンプ ２ Ａ／Ｄコンバータ ３ 第１メモリ ４ 第２メモリ ５ メモリコントローラ ６ ＬＣＤコントローラ ７ 上位ビット比較器 ８ タイミング回路 ９ タイミングコントローラ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｇ０９Ｇ 5/36 ５３０ Ｇ０９Ｇ 5/36 ５３０Ｍ
Claims (4)
- 【請求項１】 表示画面の各画素の表示レベルを記憶す
る記憶手段と、 表示画面の各画素毎に、記憶手段内の画素の表示レベル
と次に表示すべき該画素の表示レベルを比較し、この比
較結果に基づいて、記憶手段内の該画素の表示レベルを
更新する制御手段とを備える画像表示装置。 - 【請求項２】 制御手段は、記憶手段内の画素の表示レ
ベルと次に表示すべき該画素の表示レベルの差が予め定
められたしきい値以上であれば、記憶手段内の該画素の
表示レベルを更新する請求項１に記載の画像表示装置。 - 【請求項３】 画素の表示レベルをビット列で表してお
り、 制御手段は、記憶手段内の画素の表示レベルを示すビッ
ト列と次に表示すべき該画素の表示レベルを示すビット
列を比較し、該各ビット列における上位の予め定められ
た数ビットの値が相互に異なれば、記憶されている該位
置の画素の表示レベルを更新する請求項１に記載の画像
表示装置。 - 【請求項４】 表示画面の各画素の表示レベルを記憶し
ており、表示画面の各画素毎に、記憶されている画素の
表示レベルと次に表示すべき該画素の表示レベルを比較
し、この比較結果に基づいて、記憶されている該画素の
表示レベルを更新する画像表示方法。
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