JP3139472B2 - ディスプレイ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、様々な入力信号
（同期信号や映像信号）に対応して画像の表示が可能な
マルチスキャンタイプのディスプレイ装置に関し、特
に、入力同期信号に適した、サイドピン補正やダイナミ
ックフォーカス調整等の画質調整が行えるのディスプレ
イ装置に関するものである。

【０００２】

【従来の技術】現在、コンピュータ端末等のディスプレ
イ装置では、画面の表示位置や表示サイズ，および表示
すべき映像信号の偏向周波数が多種多様となっている。
このため、１台のディスプレイ装置であらゆる映像信号
（ビデオ信号）に対応可能な汎用性の高いマルチスキャ
ンディスプレイが使用されるようになっている。

【０００３】この種のディスプレイの従来技術として
は、例えば実開昭64−4491号公報に記載のものなどが知
られている。

【０００４】このような従来技術では、マイクロコンピ
ュータが用いられ、その役目としては予め映像信号毎の
画面の表示位置および表示サイズ情報を記憶しているメ
モリを制御し、入力映像信号に応じて、最適な画面表示
位置および表示サイズ情報をメモリより読み出し、この
読み出された情報に基づき偏向回路を制御するようにな
っている。従って、ここではマイクロコンピュータは単
に上記メモリの制御を行っているにすぎない。

【０００５】また、マルチスキャンディスプレイにかか
わらず、ディスプレイ内にディジタルメモリを有し、各
種の画像歪補正を行う波形データを該メモリから読み出
してきて、画像歪補正波形信号を作成して発生するもの
がある。この種の従来の波形発生装置としては、特開昭
62−11387号公報に記載のものや特開昭64−12716号公報
に記載のものなどが挙げられる。

【０００６】該装置では、予めメモリに保持された補正
波形データを同期信号を基準とするタイミングで読み出
し、D／A変換によりアナログ信号に変換し、画像歪補正
波形信号を得る。ここで、マルチスキャン化に対応する
ためには、第１の偏向周波数をもつ入力映像信号に対す
る画像歪補正波形データを第１のメモリに格納し、第２
の偏向周波数をもつ入力映像信号に対する画像歪補正波
形データは第２のメモリに格納する必要がある。そし
て、入力映像信号を検出する手段の出力により、偏向周
波数を識別し、それに対応させて第１または第２のメモ
リ格納データのいずれを用いるか選択し、さらに場合に
よっては演算処理を行う。この結果、入力映像信号に適
した前記歪補正波形信号を得るものである。

【０００７】

【発明が解決しようとする課題】上記の実開昭64−4491
号公報に記載の如き従来技術では、各種入力映像信号に
対応するようにマイクロコンピュータを働かせている
が、その動作は単にメモリに保持される情報を選択的に
読み出しているに過ぎず、マイクロコンピュータが本来
もっている機能を充分に発揮させたものとは云い難い。
つまりマイクロコンピュータを用いるなら、マルチスキ
ャンディジタル用の偏向制御回路として、もっと便利で
使い勝手に優れたものが実現できると考えられるが、そ
の点の配慮がなされていなかった。

【０００８】さらに、上記の特開昭64−12716号公報に
記載の如き従来技術では、メモリを用いた歪補正波形発
生回路により、画面歪補正波形信号を発生させている
が、水平・垂直偏向周波数および表示タイミングが異な
る映像信号にも対処可能とする、いわゆるマルチスキャ
ン化に対する配慮がなされていないため、各種の映像信
号に対応したそれぞれ専用の補正情報を保持するメモリ
が必要となり、経済化が図られないという問題があっ
た。

【０００９】また、上記の特開昭62−11387号公報に記
載の如き従来技術では、マルチスキャン化に対応させる
ために歪補正波形データを格納するためのいくつかのメ
モリを用いて、入力映像信号に対応する歪補正波形デー
タを選択し、画面歪補正の調整を行っているが、水平・
垂直偏向周波数および表示タイミングが既知の映像信号
にしか、適正な画面歪補正がなされない。

【００１０】従って、各種の映像信号に対応するために
は対応信号数分の専用の補正情報を保持するメモリが必
要となり、経済性が劣るとともに汎用性も得られないと
いう問題があった。

【００１１】本発明は、上記の問題に鑑みて為されたも
のであって、その目的は、様々な入力同期信号に対応し
て適切な画質補正が行えるディスプレイ装置を提供する
ことにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の、本発明に係るディスプレイ装置は、サイドピン歪補
正及び／またはフォーカス調整を行うためのパラボラ波
形の波形データを記憶するメモリ(実施例符号：304，50
4)と、該メモリから前記波形データを読み出す読み出し
手段(実施例符号：301,302,501,502)とを含む波形発生
回路(実施例符号：118)と、前記メモリから読み出され
た波形データをアナログ信号に変換して前記パラボラ波
形を生成するためのデジタル／アナログ変換手段(実施
例符号：119)と、入力同期信号の周波数に応じて、前記
読み出し手段によって実行される前記波形データ読み出
しの時間間隔を制御する制御手段(実施例符号：101)、
とを備えることを特徴とするものである。

【００１３】前記波形発生回路は、水平、垂直パラボラ
波形を発生するための水平パラボラ波形発生回路(実施
例符号：118a)及び垂直パラボラ波形発生回路(実施例符
号：118b)を備え、該水平パラボラ波形発生回路及び垂
直パラボラ波形発生回路の各々が、前記メモリ、及び前
記波形発生手段を含んでいる。

【００１４】この水平パラボラ波形発生回路のメモリ
(実施例符号：304)は、１水平ラインよりも小さい単位
毎の波形データを記憶し、該波形データを順次読み出し
て水平パラボラ波形を作成するようにしてもよい。

【００１５】また、垂直パラボラ波形発生回路のメモリ
(実施例符号：504)は、１水平ライン毎の波形データを
記憶し、該波形データを順次読み出して垂直パラボラ波
形信号を作成するようにしてもよい。

【００１６】更に、前記メモリの記憶内容が外部から書
き換え可能にしてもよい。

【００１７】

【発明の実施の形態】以下、本発明の一実施の形態を図
１を用いて説明する。図１は本発明の一実施の形態の概
要を示すブロック図である。

【００１８】図１において、100は本発明による同期偏
向制御回路で、１は図１の回路動作を司どるシステムク
ロック発生回路、101はマイクロコンピュータから成る
制御回路（以下、CPUと記す）、102はCPU101とのインタ
ーフェイスを行う入力ポート（１）回路、103は読み出
し専用メモリ（以下、ROM）、104は読み出し・書き込み
可能メモリ（以下、RAM）、105は入力ポート（２）回
路、106は入力ポート（３）回路、である。

【００１９】107は入力映像信号に含まれる同期信号の
周波数を検出する同期検出回路、108および109は入力映
像信号に含まれる同期信号の極性を統一し、垂直帰線期
間において水平同期パルスの抜けがあればそれを補正す
る極性統一回路およびＨ抜け対策回路、110は入力映像
信号（RGBの３色のうち、代表として選ばれた緑Ｇの映
像信号）より同期信号を分離し、さらに水平／垂直同期
信号に分離する同期分離回路111,112,および115は出力
ポート（０），（１），および（２）回路、である。

【００２０】113は入力映像信号が切り換わって同期信
号の周波数が変化したとき、急激にそれに対処しようと
すると、水平偏向回路に無理がかかって回路素子の破損
を招く恐れがあるので、それを阻止するための水平保護
を行うf_Hスローダウン回路、114は映像の画面における
垂直位相を調整する垂直位相回路、116は並列形データ
を直列形データに変換するパラレル−シリアルデータ変
換（以下、P/S変換と記す）回路、117と119はディジタ
ル−アナログ変換（以下、D/A変換と記す）回路、であ
る。

【００２１】118は入力映像信号に同期したパラボラ波
形信号（画面におけるサイドピン歪等を補正できる波
形）を発生する波形発生回路、120は低域通過フィルタ
（以下、L.P.Fと記す）、121〜144は同期偏向制御回路1
00とディスプレイ装置の他の部分（主として偏向回路）
との間を結ぶ入出力端子を示している。

【００２２】図１では、CPU101を中心に、ROM103，RAM1
04，入／出力ポート回路102，105，106，111，112，11
5、波形発生回路118はアドレスバス，データバスおよび
コントロールバスによって相互間の情報の受け渡し、お
よびそのタイミング制御を行っている。この動作は一般
的なマイクロコンピュータ回路と同様の動作である。

【００２３】入力端子126より入力される同期信号の付
加された映像信号（緑Ｇの映像信号）は同期分離回路11
0により、水平および垂直同期信号を分離され、分離さ
れた該同期信号は極性統一回路108に入力される。ま
た、同回路108は水平・垂直同期分離信号も入力端子12
7，128より入力される。

【００２４】ここで、入力端子127，128より入力される
同期信号は正極性や負極性のものがあり、また、入力端
子126及び127より入力される信号の同期信号には垂直帰
線期間に水平同期信号が挿入されていないもの（抜け生
じたもの）などがある。

【００２５】そこで、次段の極性統一回路108で同期信
号極性の統一を図り、Ｈ抜け対策回路109で水平同期信
号抜けの補償を行う。

【００２６】このようにして、正負どちらかの極性に統
一されると共に完全な形で再生された同期信号は同期検
出回路107に入力され、水平・垂直同期信号の周波数等
のように、入力映像信号の画面サイズや画面位置などの
画面表示仕様の識別に必要な情報が検出される。このよ
うにして得られた水平・垂直同期信号の周波数情報（H
D,VD）および極性統一回路108からの同期信号極性情報
は入力ポート（３）回路106を経て、CPU101に与えられ
る。

【００２７】CPU101ではこれらの情報を基にして、現在
ディスプレイ装置に与えられている映像信号はどのよう
な画面表示仕様をもつ映像信号であるかの認識を行い、
その映像信号に適合する画像サイズ・位置等を指定して
そのように調整するための調整情報をROM103より読み出
してきて、出力ポート（２）回路115より、P/S変換回路
116を経てD／A変換回路117に入力してアナログ量に変換
した後、ディスプレイ装置の偏向回路へ供給し、画面の
調整を行う。

【００２８】なお、上記D／A変換回路117は２回路以上
のD/A変換回路を内蔵する多チャンネル形のものである
ため、入力信号数の低減を図るためのシリアルデータ入
力となっている。このため、上記P/S変換回路116にて必
要とする調整情報をパラレルデータからシリアルデータ
に変換している。

【００２９】画面の垂直位置に関しては、ROM103より読
み出される前記位置情報が出力ポート（１）回路112を
経て、垂直位相回路114に与えられ、該位置情報に基づ
き垂直同期信号Ｖを遅延させてVDとして垂直偏向回路へ
供給することにより垂直位相調整を行う。

【００３０】さらに、CPU101は映像信号についての上述
の認識結果に基づき、波形発生回路118に制御信号を送
る。波形発生回路118では、該制御信号により映像信号
の表示仕様に適合するよう、ダイナミックフォーカス
用，サイドピン補正用パラボラ波形信号を作成し、D/A
変換回路119,波形等化用L.P.F回路120を経て、パラボラ
波を得る。

【００３１】これら、補正波形信号は、前記D/A変換回
路117により出力されるサイドピン振幅，ダイナミック
フォーカス振幅調整電圧により、上記パラボラ波の信号
振幅が調整された後、それぞれ水平偏向回路やダイナミ
ックフォーカス回路に与えられ、映像信号毎に画面上で
最適調整が行われる。

【００３２】水平偏向回路を保護するために動作するf_H
スローダウン回路113は、入力映像信号が切り換わった
際に、具体的には水平周波数が高い方から低い方へ切り
換わった際に動作する。

【００３３】f_Hスローダウン回路113の制御はCPU101か
らの制御情報を出力ポート（０）回路111を通してf_Hス
ローダウン回路113へ与えることにより行う。また、f_H
スローダウン回路113の動作中は映像ミュートパルスを
出力して映像増幅回路へ送って、映像の輝度レベルを下
げ、動作中の画面乱れを表示しないようにしている。

【００３４】さて、以上は入力映像信号をCPU101が認識
し、自動的に調整制御を行う場合であるが、CPU101によ
り認識されることの不可能な画面表示仕様をもつ映像信
号が存在する場合や、ディスプレイ装置の使用者が任意
に調整を行いたい場合には、入力端子122〜125を用いて
手動設定が可能となっている。

【００３５】この際の設定は図１には図示せざるディス
プレイ装置本体に取り付けられたスイッチ類によって入
力端子122〜125を介して行われ、その設定情報は入力ポ
ート（２）回路105を経てCPU101に取り込まれ、各調整
制御処理を受ける。

【００３６】また、入力端子121よりは工場調整データ
が入力され、ディスプレイ装置の工場出荷時調整の自動
化を容易にするとともに、複数の調整用信号が入力でき
るため、調整時間の大幅短縮，およびそれに伴う製造コ
ストの低減化を可能としている。

【００３７】従って、本実施の形態によれば、マルチス
キャンディスプレイ装置の入力映像信号の画面表示仕様
に応じた各種調整制御が簡単に自動的に行える他、画面
歪補正などに用いられるパラボラ波形などの波形発生機
能や、水平保護動作，工場調整の自動化等の機能をも持
たせており、性能の向上と使い勝手の向上を果してい
る。

【００３８】図２は、図１に示した同期偏向制御回路10
0からの制御信号を受け取るディスプレイ装置周辺の、
偏向回路を主体とした周辺回路を示すブロック図であ
る。

【００３９】図２において、201は水平位相制御回路
（H.PHASE）、202は水平AFC回路、203は水平発振回路
（H.VCO）、204は水平プリドライブ回路（H.PREDRIV
E）、205は水平ドライブ回路（H.DRIVE）、206は水平偏
向出力回路、207は高圧発生回路、である。

【００４０】208は垂直発振回路（V.OSC）、209は垂直
ドライブ回路（V.DRIVE）、210は垂直偏向出力回路、21
1,218は増幅回路、212は映像増幅回路、213は陰極線
管、214はユーザ調整回路、215は映像信号入力端子、21
6は水平偏向コイル、217は垂直偏向コイル、であり、そ
の他図１におけるものと同一番号は同一機能を示す。図
２の回路動作は以下の通りである。

【００４１】図１に示す同期偏向制御回路100より出力
端子130を介して出力される水平同期信号HDは水平位相
制御回路201に与えられ、陰極線管213に表示される映像
の水平位相が調整され、陰極線管213の画面中心と映像
中心が合致するよう、同期偏向制御回路100からの出力
端子135を介した水平位相調整信号Ｈ−phaseによって制
御される。

【００４２】このように位相制御を行ったのち、同期信
号は通常のディスプレイ装置と同様に、水平AFC回路20
2，水平発振回路203，水平プリドライブ回路204，水平
ドライブ回路205を経て、水平偏向出力回路206に与えら
れる。

【００４３】水平偏向出力回路206は、同期偏向出力回
路100からの出力端子137を介した水平表示サイズ調整信
号（Ｈ−SIZE）および出力端子134を介した水平画面セ
ンタ調整信号（Ｈ−CENT）、さらに出力端子142を介し
たサイドピン補正信号と出力端子132を介した該補正信
号の振幅調整信号により、増幅回路218で適当に増幅さ
れたサイドピン補正信号とにより、表示画面が最適なも
のとなるように調整制御され、水平偏向コイル216に偏
向電流を出力する。

【００４４】また、水平偏向出力回路206より出力され
る高圧制御信号は高圧発生回路207に与えられ、陰極線
管213用の高圧電圧を発生する他に、水平AFC回路202に
水平フライバックパルス信号HFBを与える。

【００４５】一方、同期偏向制御回路100から出力され
る垂直同期信号VDは出力端子131を介して垂直発振回路2
08に与えられ、同回路で同期信号VDに同期して鋸波発振
を行う。発振出力は垂直ドライブ回路209を経て、垂直
偏向出力回路210に与えられる。

【００４６】垂直偏向出力回路210では、同期偏向制御
回路100からの出力端子133,136を介した垂直表示サイズ
調整信号（Ｖ−SIZE），および垂直画面センタ調整信号
（Ｖ−CENT）により最適表示画面を得るよう調整が行わ
れ、垂直偏向コイル217に垂直偏向電流を出力する。

【００４７】また、出力端子140および141より出力され
るダイナミックフォーカス用水平および垂直パラボラ波
信号は増幅回路211に入力され、出力端子138および139
より出力されるダイナミックフォーカス用水平および垂
直パラボラ波振幅調整信号に基づいて適当に増幅された
後、陰極線管213のフォーカス電圧として印加される。

【００４８】次に出力端子129から出力される映像ミュ
ート信号は、ディスプレイ装置に入力される水平同期信
号周波数が切り換わったことを同期偏向制御回路100で
検出した場合に出力され、映像増幅回路212内で映像ブ
ランキング回路が動作し、この切り換わり後の所定期間
は陰極線管213に表示が行われないようにしている。

【００４９】ユーザ調整回路214はディスプレイ装置に
入力される映像信号がCPU101による識別が困難なもの
で、未知のものの場合に、陰極線管213に表示される映
像が最適な状態となるよう調整を行うための回路であ
り、調整回路214内の設定スイッチ類によって調整およ
び設定を行う。

【００５０】この調整データは入力端子122,124,125を
介して同期偏向制御回路100に与えられ、同回路100内の
メモリに登録されるので、次に同一信号が入力された場
合には自動的に最適映像が得られる。

【００５１】また、ディスプレイ装置に入力される映像
信号がCPU101の識別条件で画面表示仕様が若干異なるも
のの同一と判断されるような既知のものが２信号以上存
在する場合には、前記同期偏向制御回路100内のメモリ
に登録された画面調整情報を入力端子123を介し、前記
回路100に与える制御信号で順次読み出してゆき、最適
映像が得られるような調整情報を選択する。

【００５２】この選択された調整情報は、前記回路100
内のメモリでの登録順番が更新され、次に同じ映像信号
が入力された場合に、最初に該調整情報が読み出され、
無調整化を行うようにしている。

【００５３】さらに工場調整データ入力端子121からは
工場出荷時の調整データが入力され、ダイナミックフォ
ーカス用およびサイドピン補正用等の信号の初期調整を
容易にしている。

【００５４】図３は図１における波形発生回路118のう
ちの水平パラボラ波形発生回路118aの詳細を示すブロッ
ク図である。

【００５５】図３で、301は各種タイミング信号を発生
するＨデータ読出しタイミング発生回路、302は水平パ
ラボラ波データをメモリから読み出すためのＨアドレス
発生回路、303はセレクタ回路、304はメモリ回路、305
はラッチ回路、である。

【００５６】図３の回路動作の説明を図４の動作説明図
を参照しながら行う。

【００５７】図３で、図１の入力端子144より入力され
る水平帰線信号HBLKは、４図のHBLKに示されるような信
号であり、その周期は第１図の同期検出回路107で得ら
れる。

【００５８】今、その周期がシステムクロック発生回路
１で出力されるクロックで計数してｎクロック、また、
１水平周期にメモリ回路304より読み出されるパラボラ
波形データの数が16個であるとすると、１アドレス当り
の読み出し時間間隔はn/16クロックとなる。

【００５９】この時間間隔はCPU101で演算により求めら
れ、データバスを介して、コントロールバスからの所定
のタイミングでＨデータ読み出しタイミング発生回路30
1に取り込まれる。

【００６０】このタイミング発生回路301では、前記読
み出し時間間隔毎に発生するアドレスクロック信号CNTC
K,水平帰線信号HBLKに同期して発生するアドレスクリア
（リセット）信号CNTCL,メモリ回路304へのデータ読み
出し／書き込みを指示するリードライト信号R/W,メモリ
回路304より出力される波形データをラッチ回路305でラ
ッチするためのラッチクロック信号LATCHを図４に示す
タイミングで発生する。

【００６１】次にＨアドレス発生回路302は、アドレス
クロック信号CNTCK,アドレスクリア（リセット）信号CN
TCLより一水平期間にn/16個のクロックで表わされる時
間間隔でメモリ読み出し用のアドレス信号Ｈアドレスを
図４に示す順番（0,1,2,…,14,15）で発生する。

【００６２】Ｈアドレス発生回路302から出力される読
み出しアドレス信号Ｈアドレスとアドレスバスより直接
到来する書き込みアドレス信号は、セレクタ回路303に
入力される。セレクタ回路303では、前記タイミング発
生回路301から出力されるリードライト信号がリード状
態を指示する場合は、読み出しアドレス信号Ｈアドレス
を選択し、ライト状態を指示する場合は、アドレスバス
からの書き込みアドレス信号を選択し、メモリ回路304
へアドレス信号を供給する。

【００６３】メモリ回路304では、セレクタ回路303より
与えられるアドレス信号に従って、前記タイミング発生
回路301からのリードライト信号R/Wがリード状態を指示
する場合には、波形データを読み出してDATAOUTに図４
に示す如くに出力し、リードライト信号がライト状態で
は、データバスより送られてきた波形データをDATAINを
介してメモリ304に取り込む。該波形データは図１の工
場調整データ入力ポート（１）回路102よりCPU101によ
り取り込まれたものである。

【００６４】ラッチ回路305では、メモリ回路304より出
力される波形データをその安定したところでラッチクロ
ック信号LATCHのタイミングによりラッチ回路305に保持
し、次段D/A変換回路119、およびL.P.F回路120を介し、
水平パラボラ波形を作成している。

【００６５】図３に示す本波形発生回路118aでは、パラ
ボラ波形データを水平帰線信号HBLKと同期して、読み出
し間隔をCPU101で演算処理（水平帰線信号の１周期がｎ
クロックで、該１周期に読み出されるデータ数が16個の
ときは、n/16なる演算処理）して与えるために各種入力
映像信号に対応可能である。

【００６６】また、図３は水平パラボラ波信号の発生に
ついて説明したが、水平帰線信号HBLKの代わりに垂直帰
線信号VBLKを用い、一垂直周期におけるデータ読み出し
数をもっと増せば、垂直パラボラ波信号を発生させるこ
とも可能である。

【００６７】図５は図１の波形発生回路118のうちの垂
直パラボラ波形発生回路118bを示すブロック図である。

【００６８】図５で、501は各種タイミング信号を発生
するＶデータ読み出しタイミング発生回路、502は垂直
パラボラ波データをメモリから読み出すためのＶアドレ
ス発生回路、503はセレクタ回路、504は書き込み可能な
E²PROM,505,507はラッチ回路、506は双方向バッファ回
路、である。

【００６９】図５の回路動作の説明を図６の動作説明図
を参照しながら行う。

【００７０】図５で、Ｖデータを読み出しタイミング発
生回路501には、前記CPU101よりアドレスバス，コント
ロールバス，データバス，垂直帰線信号VBLKが入力さ
れ、E²PROM504より垂直パラボラ波形データを読み出す
ための読み出しアドレス発生用クロックCK、E²PROM504
に格納されるサイドピン歪補正用、およびダイナミック
フォーカス用垂直パラボラ波形データの２つを切り換え
る切り換え信号CHG,垂直パラボラ波形データの何番目か
らを読み出すかを指示するプリセットデータPREDATA、
およびそのデータをＶアドレス発生回路502に取り込ま
せるロード信号LD、E²PROM504より出力されるパラボラ
波形データをラッチさせるためのラッチクロックVPWWR1
およびVPWWR2,E²PROM504とCPU101との間のデータ交換を
制御する制御信号DIR、を発生する。

【００７１】Ｖアドレス発生回路502では、前記タイミ
ング発生回路501からの信号を受けて、E²PROM504からパ
ラボラ波形データを読み出すための読み出しアドレス信
号を発生する。そのアドレス発生動作について図６
（ａ）を用いて説明する。

【００７２】例えば、E²PROM504には、垂直パラボラ波
形データとして2,048個のデータが格納されているとす
る。図６で垂直帰線信号VBLK1は、垂直ラスターサイズ
最大の場合であるが、この時はE²PROM504に格納された
2,048個のデータが全て読み出される。

【００７３】次に垂直帰線信号VBLK2となり、垂直ラス
ターサイズが、最大サイズからサイズ１に変わった場合
は、前記第２図に示される陰極線管213の管面に沿うよ
う、図６（ａ）のパラボラ波の太線部分のNv個（Nv＜20
48）のデータを読み出して対応し、このようにして各種
仕様の入力信号に対応するようにしている。

【００７４】従って、図５のＶデータ読み出しタイミン
グ発生回路501では、CPU101で演算されデータバスを介
して送られてくる垂直パラボラ波形データの読み出し時
間々隔や、読み出し開始アドレスデータを取り込み，ア
ドレス発生用のクロックCK,ダイナミックフォーカス（D
F）用パラボラ波形データとサイドピン補正用パラボラ
波形データの読み出しを切り換えるデータ切り換え制御
信号CHG、前記パラボラ波形読み出し開始アドレス指定
データPREDATA、該データのロード信号LDを出力する。
これらの信号タイミング関係を図６（ｂ）の動作波形図
に示す。

【００７５】上述のタイミング信号発生回路501からの
出力により、Ｖアドレス発生回路502からは図６（ｂ）
のADRに示すアドレス信号を発生し、サイドピン補正用
およびダイナミックフォーカス（DF）用パラボラ波形デ
ータを交互にE²PROM504から読み出す。

【００７６】なお、セレクタ回路503では、コントロー
ルバスからの制御信号S2により、E²PROM504からのパラ
ボラ波形データ読み出し時はアドレス発生回路502の出
力アドレス信号ADRを読み出しアドレスとして選択し、E
²PROM504へデータバスを介してCPU101側からデータを書
き込む際には、アドレスバスからのアドレスを書き込み
アドレスとして選択するように動作する。

【００７７】また、双方向バッファ回路506は、制御信
号DIRにより、E²PROM504から前記波形データを読み出す
時には、データバスとE²PROM504の出力側との間をオフ
状態とし、データバスを介しデータのやり取りを行う場
合には双方向バッファとして動作するものである。

【００７８】さて、以上のようにして読み出されたパラ
ボラ波形データは、それがサイドピン補正用パラボラ波
形データであれば書き込み制御信号VPWWR1によりラッチ
回路505に保持され、それがダイナミックフォーカス（D
F）用パラボラ波形データであれば、書き込み制御信号V
PWWR2によりラッチ回路507に保持されるよう動作し、続
いて図１のD／A変換回路119でアナログ波形信号とな
る。

【００７９】以上のように波形発生回路118bでは、パラ
ボラ波形データを垂直帰線信号VBLKと同期して、読み出
し間隔，読み出し開始アドレス（A0）をCPU101で演算処
理して与えるために、各種入力映像信号に対応可能であ
る。

【００８０】また、図５のE²PROM504には波形データの
他に図１に示すＨ−SIZE等各種調整情報を格納してお
き、入力信号が切り換わった際に、双方向バッファ回路
506を介して調整データをデータバスに送ることができ
るため、各種メモリを持つ必要がない。さらに、図５の
波形発生回路118bを水平パラボラ波形発生に適用するこ
とも可能である。

【００８１】図７は図１に示した実施の形態とは別の本
発明の実施の形態を示すブロック図である。

【００８２】図７で、701はシリアルデータ入出力ポー
ト、702は該入出力端子、703は演算型D/A変換回路、704
は入出力ポートであり、その他の第１図と同一番号は同
一機能を示すものである。

【００８３】図７では、図１の機能の他にシリアルデー
タ入出力ポート701を設け、同期偏向制御回路100の外部
と例えばシリアル通信回線（RS−232C）等を介してデー
タの送受信を可能としている。これにより、入力ポート
（２）回路105を介してのみユーザに開放される特定の
調整データの制御の他に、波形データの制御や外部に存
するホストコンピュータによる各種調整データの管理・
制御を可能としている。

【００８４】また、乗算型D／A変換回路703の使用によ
り、同期偏向制御回路100の外部で行われていた、パラ
ボラ波形信号の振幅調整を同一基板内で行うことが可能
であり、部品数削減やノイズ対策にも有効である。

【００８５】さらに、工場調整データは入出力データ70
4を介し外部のホストコンピュータとデータの受け渡し
を行いながら調整可能とし、調整の必要な部分だけを取
り出してくることができるため、調整時間を短縮でき、
コスト低減となる。この場合、マイクロコンピュータ10
1の代わりに外部のホストコンピュータが同様の機能を
果している。

【００８６】図８は、図５に示した垂直パラボラ波形発
生回路118bとは別の具体例を示している。

【００８７】図８で801は読み書き自在なメモリ回路
（以下、RAM）であって、その他の図５におけるのと同
一番号は同一の機能を有するものである。第８図の回路
の動作は以下の通りである。

【００８８】図８の回路では、図５の回路が水平帰線信
号HBLKと無関係にメモリ内の波形データを読み出すのに
対し、水平帰線信号HBLK毎にそれに対応した波形データ
が読み出される。

【００８９】先ず、RAM801に格納される波形データはCP
U101により演算作成されるものであり、その基本となる
波形データは図１に示される読み出し専用メモリ回路RO
M103に保持されている。

【００９０】該演算処理は、入力映像信号が切り換わる
度に行われ、ROM103上の必要な波形データのアドレスを
作成し、該データを選択する。選択された波形データは
データバスを介し、双方向バッファ回路506を経て、RAM
801へ書き込まれる。この時、セレクタ回路503はアドレ
スバスからの書き込みアドレスを選択している。

【００９１】このようにして、一垂直走査周期分の波形
データが書き込まれると、セレクタ回路503はＶアドレ
ス発生回路502からの読み出しアドレスを選択し、順次R
AM801の波形データを読み出してくる。この時、双方向
バッファ回路506はオフ状態（無接続状態）となってお
り、データバス上で他データと衝突しないようにしてい
る。読み出された波形データは水平帰線信号HBLKのタイ
ミングでラッチされ、D／A変換回路119へ出力する。

【００９２】以上のように図８の波形発生回路118bで
は、入力映像信号が切り換わる毎に、それに対応して作
成されたパラボラ波形データがRAM801に格納され、それ
を該映像信号の水平帰線信号HBLK,垂直帰線信号VBLKと
同期して読み出すようにするため、どのような入力映像
信号に対しても対応可能である。

【００９３】図９は、本発明の更に別の実施の形態を示
すブロック図である。

【００９４】図９で図７と同一番号は同一機能を示すも
のである。

【００９５】図９では、図７に示す画面サイズ・位置等
を指示する調整情報を格納するROM103の代わりに、図５
に示す波形発生回路118内のE²PROM504に同一機能を有し
たものである。これにより、波形データおよび画面サイ
ズ・位置等の調整情報を工場調整時に入出力ポート704
を介して、外部ホストコンピュータの指示により適宜書
き込めるため製品バラツキに対応することができる。ま
た、メモリを兼用するために部品点数の削減も図れる。

【００９６】

【発明の効果】本発明によれば、画質調整用の波形信号
をデジタル的に演算処理して作成しているため、様々な
入力信号（同期信号や映像信号）に対応した適切な画質
調整（サイドピン補正やダイナミックフォーカス調整）
を行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の概要を示すブロック図

【図２】本発明に係る同期偏向制御回路を取り入れたデ
ィスプレイ装置の全体を示すブロック図

【図３】図１における波形発生回路の一構成例を示すブ
ロック図

【図４】図３の回路動作を説明する図

【図５】図３に示した一構成例とは別の波形発生回路の
構成例を示すブロック図

【図６】図５の回路動作説明図

【図７】本発明の他の実施の形態の概要を示すブロック
図

【図８】は波形発生回路の更に別の構成例を示すブロッ
ク図

【図９】本発明の更に別の実施の形態の概要を示すブロ
ック図

【符号の説明】

101…マイクロコンピュータ回路、102…入力ポート
（１）回路、105…入力ポート（２）回路、113…ｆＨス
ローダウン回路、118…波形発生回路、701…シリアルデ
ータ入出力ポート回路、703…乗算型D／A変換回路。

フロントページの続き (56)参考文献 特開 平２−312443（ＪＰ，Ａ) 特開 平２−210490（ＪＰ，Ａ) 実開 平２−48994（ＪＰ，Ｕ) 実開 昭62−186561（ＪＰ，Ｕ) 実開 平２−1781（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 5/00 G09G 1/00 G09G 1/16 H04N 3/23 H04N 3/27

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】サイドピン歪補正及び／またはフォーカス
   調整を行うためのパラボラ波形の波形データを記憶する
   メモリと、該メモリから前記波形データを読み出す読み
   出し手段とを含む波形発生回路と、 前記メモリから読み出された波形データをアナログ信号
   に変換して前記パラボラ波形を生成するためのデジタル
   ／アナログ変換手段と、 入力同期信号の周波数に応じて、前記読み出し手段によ
   って実行される前記波形データ読み出しの時間間隔を制
   御する制御手段、 とを備える ことを特徴とするディスプレイ装置。
2. 【請求項２】前記波形発生回路は、更に、前記メモリか
   ら読み出された波形データを所定のタイミングで保持す
   るためのラッチ回路を含み、該ラッチ回路を介して、前
   記メモリから読み出された波形データを前記デジタル／
   アナログ変換手段に供給するようにしたことを特徴とす
   る請求項１に記載のディスプレイ装置。
3. 【請求項３】前記波形発生回路は、水平、垂直パラボラ
   波形を発生するための水平パラボラ波形発生回路及び垂
   直パラボラ波形発生回路を備え、該水平パラボラ波形発
   生回路及び垂直パラボラ波形発生回路の各々が、前記メ
   モリ、及び前記波形発生手段を含むことを特徴とする請
   求項１に記載のディスプレイ装置。
4. 【請求項４】前記水平パラボラ波形発生回路のメモリ
   は、１水平ラインよりも小さい単位毎の波形データを記
   憶し、該波形データを順次読み出して水平パラボラ波形
   を作成することを特徴とする請求項３に記載のディスプ
   レイ装置。
5. 【請求項５】前記垂直パラボラ波形発生回路のメモリ
   は、１水平ライン毎の波形データを記憶し、該波形デー
   タを順次読み出して垂直パラボラ波形信号を作成するこ
   とを特徴とする請求項３に記載のディスプレイ装置。
6. 【請求項６】前記メモリの記憶内容が外部から書き換え
   可能であることを特徴とする請求項１に記載のディスプ
   レイ装置。