JP2646173B2 - メタステーブル状態検出装置 - Google Patents
メタステーブル状態検出装置Info
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- JP2646173B2 JP2646173B2 JP4307553A JP30755392A JP2646173B2 JP 2646173 B2 JP2646173 B2 JP 2646173B2 JP 4307553 A JP4307553 A JP 4307553A JP 30755392 A JP30755392 A JP 30755392A JP 2646173 B2 JP2646173 B2 JP 2646173B2
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Links
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000008014 freezing Effects 0.000 description 2
- 238000007710 freezing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000013481 data capture Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
- H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
Description
【０００１】
【産業上の利用分野】本発明は、デジタル・ストレージ
・オシロスコープ等に好適なトリガのメタステーブル状
態検出装置に関する。
・オシロスコープ等に好適なトリガのメタステーブル状
態検出装置に関する。
【０００２】
【従来技術及び発明が解決しようとする課題】デジタル
・ストレージ・オシロスコープの如きデジタル測定器機
器において、ラッチ及びフリップ・フロップ等のセット
アップ時間やホールド時間等の為に機器からデータを転
送する際に僅かの時間ながら不確定期間が存在する。こ
の不確定期間の状態は、「メタステーブル（準安定）状
態」と呼ばれている。デジタル・オシロスコープにおい
て、トリガの発生時間にそのような不確定性が生じる
と、取り込み波形の表示の際、特にナノ秒オーダーの微
小時間スケール表示の場合にジッター等が生じる原因と
なる。このようなメタステーブル状態を除去する従来の
試みは、一般にハードウエア主導型で、不確定性の問題
解決の為に更に多くのラッチやフリップ・フロップ等の
追加を必要とするものであった。そのようなハードウエ
アによる解決方法が米国特許第５００４９３３号（対応
出願：特開昭６２−２９６６３６号「位相選択可能なフ
リップ・フロップ」）に開示されている。このようなハ
ードウエアの追加を行うと、回路構成が複雑で高価にな
るという問題が生じていた。
・ストレージ・オシロスコープの如きデジタル測定器機
器において、ラッチ及びフリップ・フロップ等のセット
アップ時間やホールド時間等の為に機器からデータを転
送する際に僅かの時間ながら不確定期間が存在する。こ
の不確定期間の状態は、「メタステーブル（準安定）状
態」と呼ばれている。デジタル・オシロスコープにおい
て、トリガの発生時間にそのような不確定性が生じる
と、取り込み波形の表示の際、特にナノ秒オーダーの微
小時間スケール表示の場合にジッター等が生じる原因と
なる。このようなメタステーブル状態を除去する従来の
試みは、一般にハードウエア主導型で、不確定性の問題
解決の為に更に多くのラッチやフリップ・フロップ等の
追加を必要とするものであった。そのようなハードウエ
アによる解決方法が米国特許第５００４９３３号（対応
出願：特開昭６２−２９６６３６号「位相選択可能なフ
リップ・フロップ」）に開示されている。このようなハ
ードウエアの追加を行うと、回路構成が複雑で高価にな
るという問題が生じていた。
【０００３】本発明の目的は、回路構成が簡単で効果的
にトリガのメタステーブル状態を検出可能な装置を提供
することである。
にトリガのメタステーブル状態を検出可能な装置を提供
することである。
【０００４】
【課題を解決する為の手段】本発明のメタステーブル状
態検出装置において、マイクロ・プロセッサがトリガ・
イベントを受け入れ可能にする時点を決める為にアドレ
ス発生器の所定のアドレス値を決定する。アドレス発生
器のアドレスがこの所定のアドレス値に達したことをト
リガ・レディ比較器で検出し、トリガ・レディ信号を発
生する。このトリガ・レディ信号により、トリガ・イベ
ント信号の発生が可能になる。トリガ・イベントの発生
時点におけるアドレス発生器の現在のアドレス値をトリ
ガ・アドレス・ラッチにラッチする。この現在のアドレ
ス値とトリガ・レディ比較器に供給した所定のアドレス
値との差を求め、この差が所定の範囲以内にあるとメタ
ステーブル状態の発生可能性があると判断し、メタステ
ーブル状態を検出したことになる。
態検出装置において、マイクロ・プロセッサがトリガ・
イベントを受け入れ可能にする時点を決める為にアドレ
ス発生器の所定のアドレス値を決定する。アドレス発生
器のアドレスがこの所定のアドレス値に達したことをト
リガ・レディ比較器で検出し、トリガ・レディ信号を発
生する。このトリガ・レディ信号により、トリガ・イベ
ント信号の発生が可能になる。トリガ・イベントの発生
時点におけるアドレス発生器の現在のアドレス値をトリ
ガ・アドレス・ラッチにラッチする。この現在のアドレ
ス値とトリガ・レディ比較器に供給した所定のアドレス
値との差を求め、この差が所定の範囲以内にあるとメタ
ステーブル状態の発生可能性があると判断し、メタステ
ーブル状態を検出したことになる。
【０００５】
【実施例】図２は、本発明の装置を含むデジタル・オシ
ロスコープの好適実施例の構成を示すブロック図であ
る。入力信号がマイクロ・プロセッサμＰ１４からのト
リガ・レベル信号と共にトリガ比較器１２に供給され
る。このトリガ比較器１２の出力は、入力信号がトリガ
・レベル信号を超える毎に発生する一連のパルスであ
る。これらのパルスは、ホールドオフ回路１６に供給さ
れ、パルス間の時間間隔に対して特定の最小許容値を設
定することにより、通過するパルスの数が減少される。
ホールドオフ回路から出力されたトリガ・パルスは、ト
リガ・ラッチ１８にクロック信号として入力される。タ
イム・ベース及び取込回路２０は、入力信号を受け、こ
れをデジタイズし、データを取込メモリに格納する。タ
イム・ベース及び取込回路２０は、トリガ・レディ信号
も発生してトリガ・ラッチ１８のＤ入力端に供給する。
トリガ・ラッチ１８のＱ出力は、所定の時間間隔後又は
所定のデータ・サンプル数後に入力信号データの取込を
凍結する為のトリガ・イベント信号である。この機能に
より、当業者には周知のように、プリトリガ、ポストト
リガ及び中間トリガ等の取込動作を実行することが出来
る。
ロスコープの好適実施例の構成を示すブロック図であ
る。入力信号がマイクロ・プロセッサμＰ１４からのト
リガ・レベル信号と共にトリガ比較器１２に供給され
る。このトリガ比較器１２の出力は、入力信号がトリガ
・レベル信号を超える毎に発生する一連のパルスであ
る。これらのパルスは、ホールドオフ回路１６に供給さ
れ、パルス間の時間間隔に対して特定の最小許容値を設
定することにより、通過するパルスの数が減少される。
ホールドオフ回路から出力されたトリガ・パルスは、ト
リガ・ラッチ１８にクロック信号として入力される。タ
イム・ベース及び取込回路２０は、入力信号を受け、こ
れをデジタイズし、データを取込メモリに格納する。タ
イム・ベース及び取込回路２０は、トリガ・レディ信号
も発生してトリガ・ラッチ１８のＤ入力端に供給する。
トリガ・ラッチ１８のＱ出力は、所定の時間間隔後又は
所定のデータ・サンプル数後に入力信号データの取込を
凍結する為のトリガ・イベント信号である。この機能に
より、当業者には周知のように、プリトリガ、ポストト
リガ及び中間トリガ等の取込動作を実行することが出来
る。
【０００６】トリガ・レディ信号がトリガ・ラッチ１８
のクロック信号として入力するトリガ信号と極めて時間
的に近接して発生した時、トリガ・イベント信号のメタ
ステーブル（準安定）状態が発生する。その時、トリガ
信号に対してトリガ・レディ信号が発生した時点に関し
て不確定性が生じるので、繰り返し信号の場合には、デ
ータ・サンプルがシフトするかも知れない。よって、こ
のようなデータ・サンプルによる波形表示を行うと、ジ
ッターが波形に表示されてしまう。
のクロック信号として入力するトリガ信号と極めて時間
的に近接して発生した時、トリガ・イベント信号のメタ
ステーブル（準安定）状態が発生する。その時、トリガ
信号に対してトリガ・レディ信号が発生した時点に関し
て不確定性が生じるので、繰り返し信号の場合には、デ
ータ・サンプルがシフトするかも知れない。よって、こ
のようなデータ・サンプルによる波形表示を行うと、ジ
ッターが波形に表示されてしまう。
【０００７】図１は、図２のタイム・ベース及び取込回
路２０に利用した本発明の実施例の構成を示すブロック
図である。入力信号は、ＡＤＣ（アナログ・デジタル変
換器）２２によりデジタイズされる。これらデジタイズ
されたデータは、取込メモリ２４に供給され、アドレス
発生器２６からのアドレス信号によって指定されたアド
レスに記憶される。取込メモリ２４は、通常、循環型メ
モリなので、メモリが一杯になると、古い記憶データの
上に新しいデータがオーバーライト（上書き）される。
この過程は、トリガ・イベント信号が取込メモリ２４の
内容を凍結し、マイクロ・プロセッサ１４によるデータ
凍結処理が完了して入力データの取込が停止するまで継
続する。
路２０に利用した本発明の実施例の構成を示すブロック
図である。入力信号は、ＡＤＣ（アナログ・デジタル変
換器）２２によりデジタイズされる。これらデジタイズ
されたデータは、取込メモリ２４に供給され、アドレス
発生器２６からのアドレス信号によって指定されたアド
レスに記憶される。取込メモリ２４は、通常、循環型メ
モリなので、メモリが一杯になると、古い記憶データの
上に新しいデータがオーバーライト（上書き）される。
この過程は、トリガ・イベント信号が取込メモリ２４の
内容を凍結し、マイクロ・プロセッサ１４によるデータ
凍結処理が完了して入力データの取込が停止するまで継
続する。
【０００８】マイクロ・プロセッサ１４及びアドレス発
生器２６は、トリガ・レディ比較器２８に接続されてい
る。マイクロ・プロセッサ１４は、トリガ・アドレスを
トリガ・レディ比較器２８に供給し、アドレス発生器２
６からのアドレスとトリガ・アドレスとが等しくなった
時、トリガ・レディ信号がトリガ・ラッチ１８に出力さ
れる。マイクロ・プロセッサ１４及びアドレス発生器２
６は、トリガ・アドレス・ラッチ３０にも接続されてい
る。トリガ・ラッチ１８がトリガ・イベント信号を発生
すると、このトリガ・イベント信号によりアドレス発生
器２６からの現在のアドレスがトリガ・アドレス・ラッ
チ３０にラッチされる。マイクロ・プロセッサ１４は、
取込サイクルの終了時点でトリガ・アドレス・ラッチ３
０からアドレスを読み出し、このアドレスとトリガ・レ
ディ比較器２８に送られるアドレスとを比較する。
生器２６は、トリガ・レディ比較器２８に接続されてい
る。マイクロ・プロセッサ１４は、トリガ・アドレスを
トリガ・レディ比較器２８に供給し、アドレス発生器２
６からのアドレスとトリガ・アドレスとが等しくなった
時、トリガ・レディ信号がトリガ・ラッチ１８に出力さ
れる。マイクロ・プロセッサ１４及びアドレス発生器２
６は、トリガ・アドレス・ラッチ３０にも接続されてい
る。トリガ・ラッチ１８がトリガ・イベント信号を発生
すると、このトリガ・イベント信号によりアドレス発生
器２６からの現在のアドレスがトリガ・アドレス・ラッ
チ３０にラッチされる。マイクロ・プロセッサ１４は、
取込サイクルの終了時点でトリガ・アドレス・ラッチ３
０からアドレスを読み出し、このアドレスとトリガ・レ
ディ比較器２８に送られるアドレスとを比較する。
【０００９】マイクロ・プロセッサ１４は、トリガ・レ
ディ比較器２８に上述のようにアドレス値をロードする
か、又はアドレス・レディ比較器２８に固定アドレス値
（例えば０）をロードするようにアドレス発生器２６の
初期アドレスをプリセットすることにより、トリガ・レ
ディ・アドレスを設定する。マイクロ・プロセッサ１４
は、全てのラッチをリセットすると共に、ホールドオフ
期間を設定する。その後、マイクロ・プロセッサ１４
は、取込メモリ２４をイネーブルし、アドレス発生器２
６を起動してデータ取込動作を開始する。入力信号のデ
ータ・サンプルは、上述のように、取込メモリ２４に記
憶され、トリガ・レディ信号が発生し、その後トリガ・
アドレス・ラッチ３０はトリガ・イベント信号を待ち受
ける。トリガ・イベント信号を受けると、選択されたト
リガ・モード、プリトリガ、ポストトリガ又は中央トリ
ガの何れかに従ってデータの取込動作が完了する。表示
用に選択された時間スケールが、トリガ信号のメタステ
ーブル状態に起因して表示データ・サンプルのジッター
の生じる程度の値であれば、マイクロ・プロセッサ１４
は、トリガ・アドレス・ラッチ３０から読みだしたアド
レス値からトリガ・レディ・アドレスとトリガ・イベン
ト・アドレスとの差を求める。その差が所定の範囲内で
あれば、メタステーブル状態によって取込データが乱れ
た可能性があるものと判断され、取込データを捨てて新
たな取込サイクルを再開する等のデータ処理を実行す
る。そのアドレス差が所定の範囲以外であれば、正常な
データとして取込データを処理し、次の取込サイクルが
開始されるまでその取込データが表される。
ディ比較器２８に上述のようにアドレス値をロードする
か、又はアドレス・レディ比較器２８に固定アドレス値
（例えば０）をロードするようにアドレス発生器２６の
初期アドレスをプリセットすることにより、トリガ・レ
ディ・アドレスを設定する。マイクロ・プロセッサ１４
は、全てのラッチをリセットすると共に、ホールドオフ
期間を設定する。その後、マイクロ・プロセッサ１４
は、取込メモリ２４をイネーブルし、アドレス発生器２
６を起動してデータ取込動作を開始する。入力信号のデ
ータ・サンプルは、上述のように、取込メモリ２４に記
憶され、トリガ・レディ信号が発生し、その後トリガ・
アドレス・ラッチ３０はトリガ・イベント信号を待ち受
ける。トリガ・イベント信号を受けると、選択されたト
リガ・モード、プリトリガ、ポストトリガ又は中央トリ
ガの何れかに従ってデータの取込動作が完了する。表示
用に選択された時間スケールが、トリガ信号のメタステ
ーブル状態に起因して表示データ・サンプルのジッター
の生じる程度の値であれば、マイクロ・プロセッサ１４
は、トリガ・アドレス・ラッチ３０から読みだしたアド
レス値からトリガ・レディ・アドレスとトリガ・イベン
ト・アドレスとの差を求める。その差が所定の範囲内で
あれば、メタステーブル状態によって取込データが乱れ
た可能性があるものと判断され、取込データを捨てて新
たな取込サイクルを再開する等のデータ処理を実行す
る。そのアドレス差が所定の範囲以外であれば、正常な
データとして取込データを処理し、次の取込サイクルが
開始されるまでその取込データが表される。
【００１０】従って、本発明は、従来の装置に新たなハ
ードウエアを追加することなく、トリガ信号の受け入れ
可能時のアドレスとトリガ・イベント信号の発生時のア
ドレスとを比較することにより、トリガ信号のメタステ
ーブル状態の発生可能性を検出して適切な処理が可能で
ある。
ードウエアを追加することなく、トリガ信号の受け入れ
可能時のアドレスとトリガ・イベント信号の発生時のア
ドレスとを比較することにより、トリガ信号のメタステ
ーブル状態の発生可能性を検出して適切な処理が可能で
ある。
【００１１】
【発明の効果】本発明のメタステーブル状態検出装置
は、簡単な構成でメタステーブル状態の発生を検出可能
なので、ジッター等の問題の生じない有効なデータのみ
を簡単に取り込んで表示するデジタル・オシロスコープ
等に好適である。
は、簡単な構成でメタステーブル状態の発生を検出可能
なので、ジッター等の問題の生じない有効なデータのみ
を簡単に取り込んで表示するデジタル・オシロスコープ
等に好適である。
【図１】本発明の好適実施例の構成を示すブロック図で
ある。
ある。
【図２】図１の装置をタイム・ベース及び取込回路とし
て使用したデジタル・オシロスコープの構成を示すブロ
ック図である。
て使用したデジタル・オシロスコープの構成を示すブロ
ック図である。
１４ マイクロ・プロセッサ ２０ タイム・ベース及び取込回路 ２２ アナログ・デジタル変換器 ２４ 取込メモリ ２６ アドレス発生器 ２８ トリガ・レディ比較器 ３０ トリガ・アドレス・ラッチ
Claims (1)
- 【請求項１】 アドレス発生器からのアドレスと所定の
アドレスとを比較してトリガ・レディ信号を発生するト
リガ・レディ比較器と、 上記トリガ・レディ信号が発生した後にトリガ・イベン
ト信号が発生した時点における上記アドレス発生器の現
在のアドレスをラッチするトリガ・アドレス・ラッチ手
段とを備え、 該トリガ・アドレス・ラッチ手段の上記現在のアドレス
と上記所定のアドレスとの差が所定範囲以内である時に
メタステーブル状態を検出することを特徴とするメタス
テーブル状態検出装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US780174 | 1991-10-21 | ||
| US07/780,174 US5268851A (en) | 1991-10-21 | 1991-10-21 | Detection of metastability in triggers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05273245A JPH05273245A (ja) | 1993-10-22 |
| JP2646173B2 true JP2646173B2 (ja) | 1997-08-25 |
Family
ID=25118858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4307553A Expired - Lifetime JP2646173B2 (ja) | 1991-10-21 | 1992-10-21 | メタステーブル状態検出装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5268851A (ja) |
| EP (1) | EP0539129B1 (ja) |
| JP (1) | JP2646173B2 (ja) |
| DE (1) | DE69215644D1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275257B1 (en) * | 1998-10-16 | 2001-08-14 | Tektronix, Inc. | Holdoff by TV fields |
| US6807496B2 (en) * | 2002-05-02 | 2004-10-19 | Tektronix, Inc. | Acquisition system for a long record length digital storage oscilloscope |
| US6748335B2 (en) * | 2002-05-06 | 2004-06-08 | Tektronix, Inc. | Acquisition system for a multi-channel relatively long record length digital storage oscilloscope |
| TWI554042B (zh) | 2014-12-08 | 2016-10-11 | 財團法人工業技術研究院 | 訊號比較裝置及其控制方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4251754A (en) * | 1979-09-04 | 1981-02-17 | Tektronix, Inc. | Digital oscilloscope with reduced jitter due to sample uncertainty |
| US4647862A (en) * | 1984-09-04 | 1987-03-03 | Tektronix, Inc. | Trigger holdoff system for a digital oscilloscope |
| US4812769A (en) * | 1986-04-30 | 1989-03-14 | Tektronix, Inc. | Programmable sampling time base circuit |
| US5004933A (en) * | 1986-06-02 | 1991-04-02 | Tektronix, Inc. | Phase-selectable flip-flop |
| JPH0245767A (ja) * | 1988-06-30 | 1990-02-15 | Tektronix Inc | デジタル・オシロスコープの自動調整方法 |
| US5014226A (en) * | 1988-09-29 | 1991-05-07 | Lsi Logic Corporation | Method and apparatus for predicting the metastable behavior of logic circuits |
| US5122694A (en) * | 1990-12-26 | 1992-06-16 | Tektronix, Inc. | Method and electrical circuit for eliminating time jitter caused by metastable conditions in asynchronous logic circuits |
| US5123034A (en) * | 1991-05-20 | 1992-06-16 | Tektronix, Inc. | Automatic anomalous event detection |
-
1991
- 1991-10-21 US US07/780,174 patent/US5268851A/en not_active Expired - Fee Related
-
1992
- 1992-10-19 EP EP92309513A patent/EP0539129B1/en not_active Expired - Lifetime
- 1992-10-19 DE DE69215644T patent/DE69215644D1/de not_active Expired - Lifetime
- 1992-10-21 JP JP4307553A patent/JP2646173B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5268851A (en) | 1993-12-07 |
| DE69215644D1 (de) | 1997-01-16 |
| JPH05273245A (ja) | 1993-10-22 |
| EP0539129B1 (en) | 1996-12-04 |
| EP0539129A1 (en) | 1993-04-28 |
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