JPH04204385A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル回路の論理の判定やタイミングの測
定などに用い、特に、アナログ／デジタルコンバータの
デジタル出力信号系列を観測するのに好適なロジックア
ナライザに関するものである。

従来の技術 マイクロプロセッサがデジタル回路に使用されるのに伴
って、デジタル回路の論理の判定やタイミングの測定な
どを行うことができる計測装置が重要になってきており
、このような要求に対処することができる計測装置とし
て実用化されたのがロジックアナライザである。

従来のロジックアナライザは、被測定対象のクロック（
外部クロック）、あるいはロジックアナライザに内蔵さ
れたクロックジェネレータが発生するクロックを用いて
入力デジタル信号をサンプリングし、サンプリングした
データをメモリに記憶し、このメモリに記憶された入力
デジタル信号をタイミング表示、あるいはステート表示
する機能を有している。

また、上記メモリのメモリアドレスと入力デジタル信号
のデータ値とを座標軸とする直交座標上にプロット表示
することによって（以下、グラフィックフォーマット表
示と称する）、データの発生順を関数とするデータ値の
変化過程を図形的イメージで認識することができる。

このグラフィックフォーマット表示による観測が有効と
なる代表的な事例としてアナログ信号をアナログ／デジ
タルコンバータでデジタル変換した後のデジタル信号の
観測がある。

上記アナログ／デジタル変換後のデジタル信号と同期し
たクロックで上記デジタル信号をロジックアナライザで
取り込み、グラフィックフォーマット表示することによ
って、上記デジタル信号系列の変化過程をアナログ波形
イメージで視覚的に容易に認識することができる。

このように、上記のような構成の従来のロジックアナラ
イザでも、アナログ／デジタル変換後のデジタル信号を
観測する場合、上記デジタル信号の伝送経路にデジタル
／アナログコンバータを追加し、デジタル／アナログ変
換後のアナログ信号をオシロスコープで観測するといっ
た代替的手段を用いることなく、正確に、かつ容易にデ
ジタル信号系列をアナログ波形イメージでグラフィック
フォーマット表示することができる。

発明が解決しようとする課題 しかしながら、以上のような従来の構成では、アナログ
／デジタル変換後のデジタル信号系列をアナログ／デジ
タルコンバータのサンプリングクロックを外部クロック
に使用して＃１＃する場合、入力デジタル信号の中から
特定の事象を検出するトリガ機能としては、データの値
を認識するワード認識機能であるため、いつ、どのよう
な値で発生するかわからないミスコード（アナログ／デ
ジタルコンバータの変換ミスを示す）の発生を正確に、
かつ容易に検出することができないという問題があった
。

本発明は、上記のような従来の問題を解決するものであ
り、アナログ／デジタルコンバータの出力に発生するミ
スコードをトリガとして検出する機能を有するロジック
アナライザを提供することを目的とするものである。

課題を解決するための手段 本発明は、上記目的を達成するために、人力デジタル信
号をサンプリングし、これをラッチ保持するラッチ手段
と、このラッチ手段によりラッチ保持したデータにオフ
セットデータ値を加算する加算手段と、上記ラッチ保持
したデータ値とオフセット加算データ値とを比較する比
較手段と、この比較手段の比較結果に基づいてトリガ信
号を出力するトリガ発生手段とを具備したものである。

作用 したがって、本発明によれば、人力デジタル信号系列の
任意のあるデータがその１サンプル直前のデータと１サ
ンプル直後のデータのいずれよりもある値（オフセット
値）以上大きいか（あるいは小さいか）について比較さ
れ、その検出信号をトリガとしてアナログ／デジタルコ
ンバータに発生し得る不測のミスフード発生によりトリ
ガがかけられる。これにより入力デジタル信号のデータ
値が変化する過程で不測に発生する突出データを検出す
ることが可能になり、更にアナログ／デジタルコンバー
タの変換ミス（ミスコード）の発生を容易に、かつ正確
に捉えることができる。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例におけるロジックアナライザ
を示す回路図である。

第１図において、１はプローブであり、図示しない被測
定対称から出力されるデジタル信号をこのプローブ１内
のコンパレータに導き、デジタル／アナログコンバータ
２から送られてくるスレッショルド電圧とコンパレータ
で比較し、その比較結果に応じてハイレベルとローレベ
ルの型に論理整形する。３はプローブ４からサンプリン
グクロックとして出力される外部クロックを選択し、ま
たはクロックジェネレータ５で発生した内部クロックを
サンプリングクロックとして選択するクロック選択回路
である。６はクロック選択回路３で選択されたサンプリ
ングクロックによって上記プローブ１から出力される論
理整形されたハイレベルおよびローレベルのデジタル信
号をサンプリングし、かつラッチするサンプリング・ラ
ッチ回路である。７はクロック選択回路３で選択された
サンプリングクロック間における入力デジタル信号のグ
リッチを検出するグリッチ検出回路である。８はあらか
じめ設定したワードとサンプリングΦラッチ回路６から
出力されるサンプリングされた信号とを比較し、この両
者が一致した場合に検出信号を出力するワード検出回路
である。９はサンプリング・ラッチ回路６から出力され
るサンプリングされた信号の立ち上がり、あるいは立ち
下がりのエツジを検出するエツジ検出回路である。１０
はグリッチ検出回路７、ワード検出回路８、エツジ検出
回路９および後記するミスコード検出回路２５の各々か
ら出力される各検出信号をあらかじめ設定した組合わせ
で合成し、トリガ検出信号を出力するトリガ検出回路で
ある。１１はトリガ検出回路１０から出力されるトリが
検出信号でカウント動作を開始し、あらかじめ設定され
たデイレイ数をカウントすると、カウント動作を停止す
るデイレイカウンタである。１２はメモリアドレスカウ
ンタであり、デイレイカウンタ１１がカウント動作を停
止すると、このメモリアドレスカウンタ１２もカウント
動作を停止する。１３はこのメモリアドレスカウンタ１
２から出力されるアドレスデータのアドレス指定に基づ
いてサンプリング・ラッチ回路６から出力されるサンプ
リングされた信号を記憶し、メモリアドレスカウンタ１
２のカウント動作が終了すると同時に、サンプリングさ
れた信号の記憶動作を終了するバッファメモリである。

１４はバッファメモリ１３から転送されてくるデータを
記憶するアクイジションメモリである。その記憶データ
は、ステート表示、タイミング表示などの表示形式に従
って後記するＣＰＵ（中央処理装置）１９によって処理
され、ビデオＲＡＭ（ビデオ・ランダム・アクセス・メ
モリ）１５へ処理結果を転送する。１６は常時、上記ビ
デオＲＡＭ１５の内容を読み取り、表示装置１７へ表示
するためのビデオ信号、水平同期信号、垂直同期信号を
生成するデイスプレィコントロール回路、１８はアクイ
ジションメモリ１４の記憶内容を一時的に記憶するリフ
ァレンスメモリである。１９は本発明のロジックアナラ
イザの一連の動作制御を、ＲＯＭ（リード・オンリｍ−
メモリ）２０に記憶されているプログラムに従って、キ
ーボード２１の操作によって入力される情報およびハー
ドウェア論理状態をモニタして行うＣＰＵである。２２
はＣＰＵ１９が一連の処理を行うときに必要とするデー
タの書き込み、あるいは読み出しを行うワーク用のＲＡ
Ｍ（ランダム拳アクセス場メモリ）である。２３はデジ
タル／アナログコンバータ２、クロック選択回路３、グ
リッチ検出回路７、ワード検出回路８、エツジ検出回路
９、トリガ検出回路１０、デイレイカウンタ１１、メモ
リアドレスカウンタ１２、アクイジションメモリ１４、
ビデオＲＡＭ１５．リファレンスメモリ１８、ＲＯＭ２
０、キーボード２１、ＲＡＭ２２およびミスコード検出
回路２５の各々とＣＰＵ１９との間のデータ伝送を行う
データバスである。２４はデジタル／アナログコンバー
タ２、クロック選択回路３、グリッチ検出回路７、ワー
ド検出回路８、エツジ検出回路９、トリガ検出回路１０
．デイレイカウンタ１１、メモリアドレスカウンタ１２
、アクイジションメモリ１４、ビデオＲＡＭ１５、リフ
ァレンスメモリ１８、ＲＯＭ２０゜キーボード２１、Ｒ
ＡＭ２２およびミスコード検出回路２５の各々とＣＰＵ
１９との間でアドレスデータを転送するためのアドレス
バスである。２５はサンプリング中ラッチ回路６から出
力されるサンプリングされた信号系系列中の前後のデー
タ系列に比べて突出した値のデータを検出するミスコー
ド検出回路である。

以上の構成において、被測定対象から出力されるデジタ
ル信号はプローブ１において、内蔵するコンパレータと
デジタル／アナログコンバータ２のスレッショルド電圧
とが比較され、論理整形が行われる。プローブ１の出力
信号は、クロック選択回路３で選択されたサンプリング
クロックに従ってサンプリングされ、これがサンプリン
グ・ラッチ回路６にラッチ保持される。サンプリング・
ラッチ回路６の出力信号は、あらかじめ設定されたワー
ドと比較され、両者が一致した場合に検出信号がワード
検出回路８から出力される。また、サンプリング・ラッ
チ回路６から出力されるサンプリングされた信号の立ち
上がり（あるいは立ち下がり）のエツジがエツジ検出回
路９によって検出される。更に、ミスコード検出回路２
５によって、信号系列中の前後のデータ系列に比べて突
出した値のデータが検出される。

エツジ検出回路９、ワード検出回路８、ミスコード検出
回路２５およびグリッチ検出回路７の各出力信号は、所
定の条件に従ってトリガ検出回路１０によって合成され
、トリガ検出信号が生成される。このトリガ検出信号は
、デイレイカウンタ１１によってカウントされ、設定値
に達するとカウントが停止される。

一方、デイレイカウンタ１１の停止動作に連動してメモ
リアドレスカウントを停止したメモリアドレスカウンタ
１２のアドレスデータに基づいて、サンプリング・ラッ
チ回路６から出力されたサンプリング信号がバッファメ
モリ１３に記憶される。更に、このバッファメモリ１３
のデータはアクイジションメモリ１４に記憶され、この
内容がＣＰＵ１９によって処理される。これによるステ
ート表示、タイミング表示およびグラフィック表示がデ
イスプレィコントロール回路１６を介して表示装置１７
になされる。また、表示対象のデータはビデオＲＡＭｌ
５ヘアクイジシヨンメモリ１４から転送される。

第２図はミスコード検出回路２５の詳細を示す回路図で
ある。また、第３図は第２図の回路の動作を示すタイミ
ングチャートであり、第４図は入力信号の一例を示す波
形図である。

２７は第１図に示したサンプリング◆ラッチ回路６から
のデータであり、サンプリング信号路６からのデータで
あり、サンプリングクロック２６によってラッチ２８．
２９．３０に順次ラッチされる。ラッチ２９によって保
持されているＮ番目のデータ３２は、それぞれ比較器４
３のＡ入力側に入力される。ラッチ２８によって保持さ
れる（Ｎ＋１）番目のデータ３１は、ｌ１０（入出力）
ポート３５からのオフセット値と加算器３８で加算され
た比較器４２のＢ入力側に入力される。

一方、ラッチ３０によって保持される（Ｎ−１）番目の
データ３３は、Ｉ１０ポート３４からのオフセット値と
加算器３９で加算された比、較器４３のＢ入力側に入力
される。比較器４２および比較器４３の出力には、２人
力のＡＮＤゲート４６が接続され、その出力がミスコー
ド出力となる。

比較器４２のＡ＞Ｂ出力信号４４は、Ａ入力側のデータ
値がＢ入力側のデータ値よりも大きいときに“Ｈ″レベ
ルなり、比較器４３のＡ〉Ｂ出力信号４５は、Ａ入力側
のデータ値がＢ入力側のデータ値よりも大きいときに“
Ｈ”レベルとなる。そして、出力信号４４．４５が共に
“Ｈ”レベルのときにＡＮＤゲート４６の出力信号４７
が“Ｈ″レベルなり、ミスコード検出信号を第１図のト
リガ検出回路１０へ送出する。

以上のように、上記実施例によれば、一連の入力デジタ
ル信号系列の中に前後のデータ値と比べて著しく突出し
たデータ値が存在し、かつそのデータ値が確定できない
場合においても前後のデータ値との差異をオフセット値
として設定することにより、突出したデータを検出する
ことができる。

なお、上記実施例においては、正方向に突出したミスコ
ードを検出する例を示したが、負方向に突出したミスコ
ードを検出する場合には、ラッチ出力からオフセット値
を減算すればよ（、正負両方向のミスコードに対してそ
の発生をトリがとして検出すればよい。

発明の効果 以上説明したように、本発明によれば、入力デジタル信
号をサンプリングし、これをラッチ保持するラッチ手段
と、このラッチ手段によりラッチ保持したデータにオフ
セットデータ値を加算する加算手段と、上記ラッチ保持
したデータ値とオフセット加算データ値とを比較する比
較手段と、この比較手段の比較結果に基づいてトリガ信
号を出力するトリが発生手段とを設けたので、入力デジ
タル信号のデータ値が変化する過程で不測に発生する突
出データを検出することが可能になると共に、アナログ
／デジタルコンバータの変換ミス（ミスコード）の発生
を容易に、かつ正確に捉えることができる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるロジックアナライザ
を示す回路図、第２図は上記実施例に用いるミスコード
検出回路の詳細を示す回路図、第３図は第２図の回路の
動作を示すタイミングチャート、第４図は入力信号の一
例を示す波形図である。 １・・・プローブ、２・・・デジタル／アナログコンバ
ータ、３・・・クロック選択回路、４・・・プローブ、
５・・・クロックジェネレータ、６・・・サンプリング
・ラッチ回路、７・・・グリッチ検出回路、８・・・ワ
ード検出回路、９・・・エツジ検出回路、１０・・・ト
リガ検出回路、１１・・・デイレイカウンタ、１２・・
・メモリアドレスカウンタ、１３・・・バッファメモリ
、１４・・・アクイジションメモリ、１５・・・ビデオ
ＲＡＭ、１６・・・デイスプレィコントロール回路、１
７・・・表示装置、１８・・・リファレンスメモリ、１
９・・・ＣＰＵ、２０・・・ＲＯＭ、２１・・・キーボ
ード、２２・・・ＲＡＭ、２３・・・データバス、２４
・・・アドレスバス、２５・・・ミスコード検出回路、
２６・・・サンプリングクロック、２７・・・データ、
２８．２９．３０・・・ラッチ、３４．３５・・・Ｉ１
０ポート、３８．３９・・・加算器、４２．４３・・・
比較器、４６・・・ＡＮＤゲート。 代理人の氏名　弁理士小蝦治　明ばか２名第４図 手続補正書 平成３年ケ月３日

Claims (1)

【特許請求の範囲】
1. 　入力デジタル信号をサンプリングし、これをラッチ保
   持するラッチ手段と、このラッチ手段によりラッチ保持
   したデータにオフセットデータ値を加算する加算手段と
   、上記ラッチ保持したデータ値とオフセット加算データ
   値とを比較する比較手段と、この比較手段の比較結果に
   基づいてトリガ信号を出力するトリガ発生手段とを具備
   することを特徴とするロジックアナライザ。