JPH0434183B2 - - Google Patents
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- JPH0434183B2 JPH0434183B2 JP62072623A JP7262387A JPH0434183B2 JP H0434183 B2 JPH0434183 B2 JP H0434183B2 JP 62072623 A JP62072623 A JP 62072623A JP 7262387 A JP7262387 A JP 7262387A JP H0434183 B2 JPH0434183 B2 JP H0434183B2
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- 238000001514 detection method Methods 0.000 claims description 12
- 238000005070 sampling Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 12
- 239000000872 buffer Substances 0.000 description 8
- 238000000034 method Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロプロセツサ・アナライザの
トリガ検出機能の改善に関するものである。
トリガ検出機能の改善に関するものである。
［従来の技術］
マイクロプロセツサ・アナライザは、マイクロ
プロセツサ（以下μPと略す）応用機器の動作解
析をする際に用いられる。このμPアナライザは、
検査対象のμPおよびその周辺のロジツク回路の
動作解析のために、検査対象のターゲツトμPが
実行した命令やそのアドレス等を記録しておくた
めのトレースメモリを備えている。
プロセツサ（以下μPと略す）応用機器の動作解
析をする際に用いられる。このμPアナライザは、
検査対象のμPおよびその周辺のロジツク回路の
動作解析のために、検査対象のターゲツトμPが
実行した命令やそのアドレス等を記録しておくた
めのトレースメモリを備えている。
このような構成のμPアナライザの一般的な動
作は、次の通りである。異常な動作をするターゲ
ツトシステムを検査する場合、異常が生じるであ
ろうと推定される条件をトリガワードとして設定
し、トレース動作をスタートさせる。トレース動
作とはターゲツトμPのアドレスバスやデータバ
ス等の情報をトレースメモリに順次記録する動作
のことをいう。またこのトレースメモリは、トレ
ースメモリへの記録が一杯になると再びトレース
メモリの先頭から上書きするようにサイクリツク
に構成されている。トリガーワードが検出される
とトレース動作が停止する。その後オペレータ
は、トレースメモリに記録されているトリガーワ
ード検出時点以前のトレースデータを解析するこ
とにより、異常現象の原因を突き止めることがで
きる。
作は、次の通りである。異常な動作をするターゲ
ツトシステムを検査する場合、異常が生じるであ
ろうと推定される条件をトリガワードとして設定
し、トレース動作をスタートさせる。トレース動
作とはターゲツトμPのアドレスバスやデータバ
ス等の情報をトレースメモリに順次記録する動作
のことをいう。またこのトレースメモリは、トレ
ースメモリへの記録が一杯になると再びトレース
メモリの先頭から上書きするようにサイクリツク
に構成されている。トリガーワードが検出される
とトレース動作が停止する。その後オペレータ
は、トレースメモリに記録されているトリガーワ
ード検出時点以前のトレースデータを解析するこ
とにより、異常現象の原因を突き止めることがで
きる。
一方最近では、従来アナログ回路で実現してい
た制御装置にも高機能化を図るためにμPを使用
するようになつてきた。このようなμP化された
制御装置の一般的な動作は次の通りである。セン
サーを通じて変換されたアナログ電圧をＡ／Ｄ変
換器でデジタル値に変換し、そのデジタル値を基
にしてμPで制御量を演算する。この制御量を再
びＤ／Ａ変換器でアナログ電圧に変換し、操作端
へ出力する。
た制御装置にも高機能化を図るためにμPを使用
するようになつてきた。このようなμP化された
制御装置の一般的な動作は次の通りである。セン
サーを通じて変換されたアナログ電圧をＡ／Ｄ変
換器でデジタル値に変換し、そのデジタル値を基
にしてμPで制御量を演算する。この制御量を再
びＤ／Ａ変換器でアナログ電圧に変換し、操作端
へ出力する。
このようなμP応用制御装置のプログラムの解
析において、過渡的な制御動作の解析を行う場面
がある。Ａ／Ｄ変換されたデジタルデータあるい
はμPが演算した制御データの変化量がある一定
の値より大きくなつたときにトリガーを発生し、
そのトリガー発生の前後のμPの動作を解析する
ことにより、過渡的な制御動作の解析を行うこと
ができる。
析において、過渡的な制御動作の解析を行う場面
がある。Ａ／Ｄ変換されたデジタルデータあるい
はμPが演算した制御データの変化量がある一定
の値より大きくなつたときにトリガーを発生し、
そのトリガー発生の前後のμPの動作を解析する
ことにより、過渡的な制御動作の解析を行うこと
ができる。
［発明が解決しようとする問題点］
しかしながら、従来のμPアナライザではこの
ようなデータの変化量でトリガーを発生するとい
うものはまだ実現されていないが、従来の技術で
容易に考えられるものとして例えば第１０図に示
すような構成のものがある。同図に示すトリガー
発生回路では、対象とするデータが格納されてい
るアドレスの、今回のサンプリングデータDiと前
回のサンプリングデータDi-1とを減算器１０１に
より減算し、その出力を設定値１０３とコンパレ
ータ１０２で比較し、減算器１０１の出力が設定
値１０３より大きい時にトリガー出力TRGを出
力するようになつている。
ようなデータの変化量でトリガーを発生するとい
うものはまだ実現されていないが、従来の技術で
容易に考えられるものとして例えば第１０図に示
すような構成のものがある。同図に示すトリガー
発生回路では、対象とするデータが格納されてい
るアドレスの、今回のサンプリングデータDiと前
回のサンプリングデータDi-1とを減算器１０１に
より減算し、その出力を設定値１０３とコンパレ
ータ１０２で比較し、減算器１０１の出力が設定
値１０３より大きい時にトリガー出力TRGを出
力するようになつている。
しかし第１０図のような構成では、従来のトリ
ガー検出回路に減算器１０１とコンパレータ１０
２を追加する必要があり、回路が複雑になること
や、今回のサンプルデータDi1と前回のサンプル
データDi-1の演算の結果が正または負のどちらか
一方しか検出できないため変化量の絶対値に対し
てトリガーを発生することができないなどの問題
がある。
ガー検出回路に減算器１０１とコンパレータ１０
２を追加する必要があり、回路が複雑になること
や、今回のサンプルデータDi1と前回のサンプル
データDi-1の演算の結果が正または負のどちらか
一方しか検出できないため変化量の絶対値に対し
てトリガーを発生することができないなどの問題
がある。
本発明の目的は、このような問題を解決するも
ので、データの変化量の絶対値が設定された値よ
りも大きくなつたときにトリガー検出のできる機
能を持つ安価なマイクロプロセツサ・アナライザ
を提供することにある。
ので、データの変化量の絶対値が設定された値よ
りも大きくなつたときにトリガー検出のできる機
能を持つ安価なマイクロプロセツサ・アナライザ
を提供することにある。
［問題点を解決するための手段］
このような目的を達成するために、本発明は、
ターゲツトマイクロプロセツサのアドレスバスお
よびデータバスをサンプルする第１および第２の
ラツチと、 前記第１のラツチの出力するアドレス情報が、
設定されたアドレスに一致したときその旨の信号
を出力するアドレストリガ検出器と、 前記アドレストリガ検出器の出力信号により前
記第２のラツチの出力するデータ情報をラツチす
る第３のラツチと、 前記第２および第３のラツチの出力がアドレス
として入力され、この前記第２および第３のラツ
チの出力に応じて任意の設定値の設定が可能なデ
ータトリガRAMと、 前記データトリガRAMの出力によりトリガー
出力を得るためのANDゲートと を具備したことを特徴とする。
ターゲツトマイクロプロセツサのアドレスバスお
よびデータバスをサンプルする第１および第２の
ラツチと、 前記第１のラツチの出力するアドレス情報が、
設定されたアドレスに一致したときその旨の信号
を出力するアドレストリガ検出器と、 前記アドレストリガ検出器の出力信号により前
記第２のラツチの出力するデータ情報をラツチす
る第３のラツチと、 前記第２および第３のラツチの出力がアドレス
として入力され、この前記第２および第３のラツ
チの出力に応じて任意の設定値の設定が可能なデ
ータトリガRAMと、 前記データトリガRAMの出力によりトリガー
出力を得るためのANDゲートと を具備したことを特徴とする。
［作用］
本発明では、第３のラツチが１バスサイクル後
に第２のラツチの出力をラツチする。このように
してRAM（入力データを記憶するメモリ）に記
憶されるデータの前回値と今回の値とが検出さ
れ、この２つの値がデータトリガRAMのアドレ
スとして入力される。データトリガRAMの各ア
ドレスには予め設定値が設定してある。すなわ
ち、アドレスに応じて、換言すれば入力データの
前回値と今回の値に応じて、その差が所定の大き
さ以上になつた場合のみトリガーデータ（例えば
データ“１”）が設定されている。
に第２のラツチの出力をラツチする。このように
してRAM（入力データを記憶するメモリ）に記
憶されるデータの前回値と今回の値とが検出さ
れ、この２つの値がデータトリガRAMのアドレ
スとして入力される。データトリガRAMの各ア
ドレスには予め設定値が設定してある。すなわ
ち、アドレスに応じて、換言すれば入力データの
前回値と今回の値に応じて、その差が所定の大き
さ以上になつた場合のみトリガーデータ（例えば
データ“１”）が設定されている。
これにより、データの前回値と今回の値との差
（各データの絶対値の差）が所定の大きさ以上に
なつたときにトリガー出力をデータトリガRAM
より得ることができる。
（各データの絶対値の差）が所定の大きさ以上に
なつたときにトリガー出力をデータトリガRAM
より得ることができる。
［実施例］
以下図面を参照して本発明の実施例を詳細に説
明する。第１図は本発明に係るμPアナライザの
一実施例を示す構成図、第２図は第１図の破線で
囲んだ部分の詳細を示す構成図である。第１図に
おいて、１はターゲツトμP、２はトリガ検出回
路、３はトレースデータをトレースメモリ４に記
憶するときの記憶先のアドレスを発生するメモリ
アドレスカウンタ、４はターゲツトμP１のアド
レスや命令を記憶しておくトレースメモリ、５は
μPアナライザを制御するホストコンピユータ
（以下ホストCPUと略す）である。
明する。第１図は本発明に係るμPアナライザの
一実施例を示す構成図、第２図は第１図の破線で
囲んだ部分の詳細を示す構成図である。第１図に
おいて、１はターゲツトμP、２はトリガ検出回
路、３はトレースデータをトレースメモリ４に記
憶するときの記憶先のアドレスを発生するメモリ
アドレスカウンタ、４はターゲツトμP１のアド
レスや命令を記憶しておくトレースメモリ、５は
μPアナライザを制御するホストコンピユータ
（以下ホストCPUと略す）である。
６ないし９はそれぞれ３ステートバツフアであ
り、図に示した方向に信号を通すものであり、信
号を通すタイミングはホストCPU５により制御
される。
り、図に示した方向に信号を通すものであり、信
号を通すタイミングはホストCPU５により制御
される。
更に第２図において、１はターゲツトμP、２
１は第１のラツチ、２２は第２のラツチ、２３は
第３のラツチ、２４はアドレストリガ検出器、２
５はデータトリガRAM（RAMはランダムアクセ
スメモリ）、２６はタイミング回路、２７は
NANDゲート、２８はANDゲート、２９はイン
バータである。
１は第１のラツチ、２２は第２のラツチ、２３は
第３のラツチ、２４はアドレストリガ検出器、２
５はデータトリガRAM（RAMはランダムアクセ
スメモリ）、２６はタイミング回路、２７は
NANDゲート、２８はANDゲート、２９はイン
バータである。
ラツチ２１および２２はターゲツトμP１のア
ドレスバスおよびデータバスの情報を一時記憶す
るラツチで、ラツチするタイミングはタイミング
回路２６から出力される信号CLKで決まる。第
２図では、ラツチ２１および２２にオクタルラツ
チ（例えばテキサスインストルメント社製の
74LS374などのラツチなど）を使用することを想
定し、インバータ２９を介してCLK信号を反転
してこれらのラツチに与えている。
ドレスバスおよびデータバスの情報を一時記憶す
るラツチで、ラツチするタイミングはタイミング
回路２６から出力される信号CLKで決まる。第
２図では、ラツチ２１および２２にオクタルラツ
チ（例えばテキサスインストルメント社製の
74LS374などのラツチなど）を使用することを想
定し、インバータ２９を介してCLK信号を反転
してこれらのラツチに与えている。
アドレストリガ検出器２４の入力にはラツチ２
１の出力が導かれている。アドレストリガ検出器
２４は、予め設定されたアドレスとラツチ２１の
出力とを比較し、一致したときに一致信号である
アドレストリガ信号Ａ−TRGを発生する。この
アドレストリガ検出器２４はコンパレータあるい
はRAMで構成される。ラツチ２３はラツチ２２
の出力を一時記憶するためのラツチで、ラツチす
るタイミングはタイミング回路２６から出力され
る信号CLKとアドレストリガ検出器２４の出力
信号Ａ−TRGをANDするNANDゲート２７の
出力で決まる。ここでNANDゲートとしたのは、
ラツチ２１および２２と同様にラツチ２３にもオ
クタルラツチを使用することを想定しているた
め、タイミング回路出力CLKとアドレストリガ
検出器の出力Ａ−TRGのAND信号を反転するた
めである。
１の出力が導かれている。アドレストリガ検出器
２４は、予め設定されたアドレスとラツチ２１の
出力とを比較し、一致したときに一致信号である
アドレストリガ信号Ａ−TRGを発生する。この
アドレストリガ検出器２４はコンパレータあるい
はRAMで構成される。ラツチ２３はラツチ２２
の出力を一時記憶するためのラツチで、ラツチす
るタイミングはタイミング回路２６から出力され
る信号CLKとアドレストリガ検出器２４の出力
信号Ａ−TRGをANDするNANDゲート２７の
出力で決まる。ここでNANDゲートとしたのは、
ラツチ２１および２２と同様にラツチ２３にもオ
クタルラツチを使用することを想定しているた
め、タイミング回路出力CLKとアドレストリガ
検出器の出力Ａ−TRGのAND信号を反転するた
めである。
データトリガRAM２５のアドレス入力にはラ
ツチ２２および２３の出力が接続される。データ
トリガRAM２５のデータ出力Ｄ−TRGは、アド
レストリガ検出器２４の出力Ａ−TRGとタイミ
ング回路２６の出力TRG−CLKでANDゲート２
８にてゲートされ、ゲート２８よりトリガ検出回
路の出力信号TRGとして出力される。
ツチ２２および２３の出力が接続される。データ
トリガRAM２５のデータ出力Ｄ−TRGは、アド
レストリガ検出器２４の出力Ａ−TRGとタイミ
ング回路２６の出力TRG−CLKでANDゲート２
８にてゲートされ、ゲート２８よりトリガ検出回
路の出力信号TRGとして出力される。
このような構成において、ターゲツトμP１が
実行を開始すると、ターゲツトμPのアドレスバ
ス、データバス、ステータス信号が、バツフア８
を通じてトレースメモリ４に記憶される。そのと
きのトレースメモリのアドレスは、メモリアドレ
スカウンタ３からバツフア７を通じて入力され
る。
実行を開始すると、ターゲツトμPのアドレスバ
ス、データバス、ステータス信号が、バツフア８
を通じてトレースメモリ４に記憶される。そのと
きのトレースメモリのアドレスは、メモリアドレ
スカウンタ３からバツフア７を通じて入力され
る。
メモリアドレスカウンタ３はターゲツトμP１
の実行が続行するとカウント動作を行い、したが
つてこれにより同時にトレースメモリのアドレス
が更新される。
の実行が続行するとカウント動作を行い、したが
つてこれにより同時にトレースメモリのアドレス
が更新される。
次にターゲツトμPのバスデータが、ホスト
CPU５により予めトリガ検出回路２に対し設定
したトリガワード（TRG）と等しくなつた場合
は、トリガ検出回路２の出力TRGが“１”とな
り、この信号を受けたメモリアドレスカウンタ３
は設定されたカウント値だけ進んだ後にカウント
動作を停止する。これによりトリガワード
（TRG）発生時点前後の、ターゲツトμPのバス
情報がトレースメモリ内に残ることになる。
CPU５により予めトリガ検出回路２に対し設定
したトリガワード（TRG）と等しくなつた場合
は、トリガ検出回路２の出力TRGが“１”とな
り、この信号を受けたメモリアドレスカウンタ３
は設定されたカウント値だけ進んだ後にカウント
動作を停止する。これによりトリガワード
（TRG）発生時点前後の、ターゲツトμPのバス
情報がトレースメモリ内に残ることになる。
このようなμPアナライザにおいて、第３図に
示すような構成の制御装置のプログラムを解析す
る場合を例にとつて次に説明する。第３図に示す
制御装置の動作は次の通りである。一定周期毎に
アナログ電圧をＡ／Ｄ変換器３１を通じて入力
し、その入力データをRAM３３のアドレスａ番
地にストアする。次にターゲツトμP１にてRAM
３３にストアされた入力データをもとに出力デー
タを演算し、その結果をＤ／Ａ変換器３４を通じ
て出力する。この場合のRAM３３のアドレスａ
番地のデータの時間変化の様子を第４図に示す。
示すような構成の制御装置のプログラムを解析す
る場合を例にとつて次に説明する。第３図に示す
制御装置の動作は次の通りである。一定周期毎に
アナログ電圧をＡ／Ｄ変換器３１を通じて入力
し、その入力データをRAM３３のアドレスａ番
地にストアする。次にターゲツトμP１にてRAM
３３にストアされた入力データをもとに出力デー
タを演算し、その結果をＤ／Ａ変換器３４を通じ
て出力する。この場合のRAM３３のアドレスａ
番地のデータの時間変化の様子を第４図に示す。
このような動作をする制御装置で入力データが
急激に変化した時のターゲツトμP１の動作を解
析する一例を次に説明する。なお、ここでは
RAMアドレスａ番地のデータの変化量の絶対値
が２以上の時トリガを発生させるものとする。
急激に変化した時のターゲツトμP１の動作を解
析する一例を次に説明する。なお、ここでは
RAMアドレスａ番地のデータの変化量の絶対値
が２以上の時トリガを発生させるものとする。
(1) 初期設定
ターゲツトμP１を実行させる前に次のような
設定を予め行う。先ずアドレストリガ検出器２４
にアドレスａが入力された時、出力信号Ａ−
TRGが出力されるように設定する。次にデータ
トリガRAM２５への設定を行うが、その設定の
説明を簡単にするため第５図に示すようにデータ
ビツト幅が２ビツトの場合のRAMの設定方法を
第６図に示す。第６図のようにLD0，LD1で表さ
れる今回のデータDiとLLD0，LLD1で表される前
回データDi-1の差の絶対値が２位上のRAMアド
レスには“１”をそれ以外のところには、“０”
を設定する。
設定を予め行う。先ずアドレストリガ検出器２４
にアドレスａが入力された時、出力信号Ａ−
TRGが出力されるように設定する。次にデータ
トリガRAM２５への設定を行うが、その設定の
説明を簡単にするため第５図に示すようにデータ
ビツト幅が２ビツトの場合のRAMの設定方法を
第６図に示す。第６図のようにLD0，LD1で表さ
れる今回のデータDiとLLD0，LLD1で表される前
回データDi-1の差の絶対値が２位上のRAMアド
レスには“１”をそれ以外のところには、“０”
を設定する。
(2) 動作
動作タイムチヤートを第７図に示す。ターゲツ
トμP１が実行を開始してＡ／Ｄ変換器３１のデ
ータを読み込みRAM３３のアドレスａにその時
のデータ“０”をストアした時、ラツチ２１には
その時のアドレスａが、ラツチ２２にはその時の
データ０がタイミング回路２６の出力する信号
CLKによりラツチされる。この時ラツチ２１の
出力LAはａとなる。アドレストリガ検出器２４
は予め入力値がａの場合、出力Ａ−TRGが“１”
になるように設定されているため、ラツチ２１の
出力がａになつたとき、Ａ−TRGが“１”とな
る。ターゲツトμP１が実行を進め、次のバスサ
イクルに進むと、タイミング回路２６は次の
CLK信号を出力する。この時ゲート２７が開き
CLKのタイミングでラツチ２３はラツチ２２の
出力LD（この時の値は０）をラツチする。ターゲ
ツトμP１が実行を進め、次のデータをＡ／Ｄ変
換器３１から読み、そのデータ“１”をRAM３
３のアドレスａにストアした時、前と同様にラツ
チ２１にはアドレスａが、ラツチ２２にはデータ
“１”がラツチされる。またラツチ２３にはラツ
チ２２の前回のデータ“０”が保持されたままに
なつている。この時のデータトリガRAMのアド
レス入力はLDが“１”（LD1＝０，LD0＝１）、
LLDが“０”（LLD1＝LLD0＝０）となり、第６
図からデータトリガRAMの出力は“０”とな
る。このためゲート２８は開かず出力は“０”の
ままである。またこの時、タイミング回路２６の
次のCLKにより、前と同じように、ラツチ２３
はラツチ２２の出力“１”をラツチする。更にタ
ーゲツトμP１の実行が進んで次のデータをＡ／
Ｄ変換器３１から読みそのデータ“３”をRAM
のアドレスａにストアした時、前と同様にラツチ
２１にはアドレスａが、ラツチ２２にはデータ
“３”がラツチされる。またラツチ２３にはラツ
チ２２の前回のデータ“１”が保持されたままに
なつている。この時のデータトリガRAMのアド
レス入力はLDが”３”（LD1＝１，LD0＝１）、
LLDが“１”（LLD1＝０，LLD0＝１）となり、
第６図からデータトリガRAMの出力は“１”と
なる。一方この時、アドレストリガ検出器２４の
出力Ａ−TRGが“１”であるため、ゲート２８
が開き、トリガーパルスはタイミング回路の出力
TRG−CLKのタイミングで出力される。
トμP１が実行を開始してＡ／Ｄ変換器３１のデ
ータを読み込みRAM３３のアドレスａにその時
のデータ“０”をストアした時、ラツチ２１には
その時のアドレスａが、ラツチ２２にはその時の
データ０がタイミング回路２６の出力する信号
CLKによりラツチされる。この時ラツチ２１の
出力LAはａとなる。アドレストリガ検出器２４
は予め入力値がａの場合、出力Ａ−TRGが“１”
になるように設定されているため、ラツチ２１の
出力がａになつたとき、Ａ−TRGが“１”とな
る。ターゲツトμP１が実行を進め、次のバスサ
イクルに進むと、タイミング回路２６は次の
CLK信号を出力する。この時ゲート２７が開き
CLKのタイミングでラツチ２３はラツチ２２の
出力LD（この時の値は０）をラツチする。ターゲ
ツトμP１が実行を進め、次のデータをＡ／Ｄ変
換器３１から読み、そのデータ“１”をRAM３
３のアドレスａにストアした時、前と同様にラツ
チ２１にはアドレスａが、ラツチ２２にはデータ
“１”がラツチされる。またラツチ２３にはラツ
チ２２の前回のデータ“０”が保持されたままに
なつている。この時のデータトリガRAMのアド
レス入力はLDが“１”（LD1＝０，LD0＝１）、
LLDが“０”（LLD1＝LLD0＝０）となり、第６
図からデータトリガRAMの出力は“０”とな
る。このためゲート２８は開かず出力は“０”の
ままである。またこの時、タイミング回路２６の
次のCLKにより、前と同じように、ラツチ２３
はラツチ２２の出力“１”をラツチする。更にタ
ーゲツトμP１の実行が進んで次のデータをＡ／
Ｄ変換器３１から読みそのデータ“３”をRAM
のアドレスａにストアした時、前と同様にラツチ
２１にはアドレスａが、ラツチ２２にはデータ
“３”がラツチされる。またラツチ２３にはラツ
チ２２の前回のデータ“１”が保持されたままに
なつている。この時のデータトリガRAMのアド
レス入力はLDが”３”（LD1＝１，LD0＝１）、
LLDが“１”（LLD1＝０，LLD0＝１）となり、
第６図からデータトリガRAMの出力は“１”と
なる。一方この時、アドレストリガ検出器２４の
出力Ａ−TRGが“１”であるため、ゲート２８
が開き、トリガーパルスはタイミング回路の出力
TRG−CLKのタイミングで出力される。
以上の動作から、RAMアドレスａにストアさ
れた前回のデータと今回のデータの差が２以上に
なつたときトリガが発生することが分かる。設定
値の変更はデータの変化量が２以外のときでもデ
ータトリガRAMの内容を変更することで任意の
組み合わせを設定することができ、正，負，絶対
値，符号付データ，符号なしデータなど各種のタ
イプのデータ変化量の設定ができる。
れた前回のデータと今回のデータの差が２以上に
なつたときトリガが発生することが分かる。設定
値の変更はデータの変化量が２以外のときでもデ
ータトリガRAMの内容を変更することで任意の
組み合わせを設定することができ、正，負，絶対
値，符号付データ，符号なしデータなど各種のタ
イプのデータ変化量の設定ができる。
なお、上記説明においては説明を簡単にするた
めにアドレストリガ検出器２４の入力としてはア
ドレス情報のみとしたが、リード・ライトといつ
たμPのステータス情報を追加しても同様の動作
を実現することができる。
めにアドレストリガ検出器２４の入力としてはア
ドレス情報のみとしたが、リード・ライトといつ
たμPのステータス情報を追加しても同様の動作
を実現することができる。
第８図に本発明の他の実施例を示す。第８図の
構成は、第２図の構成がトリガ出力TRGを出力
するのにアドレストリガ検出器２４の出力Ａ−
TRGとデータトリガRAM２５の出力Ｄ−TRG
とタイミング回路２６の出力TRG−CLKをゲー
トしていたのに対して、アドレストリガ検出器２
４の出力Ａ−TRGをデータトリガRAM２５のア
ドレスへ入力し、データトリガRAM２５の出力
Ｄ−TRGとタイミング回路２６の出力TRG−
CLKのAND信号をトリガ出力TRGとしている点
が異なる。
構成は、第２図の構成がトリガ出力TRGを出力
するのにアドレストリガ検出器２４の出力Ａ−
TRGとデータトリガRAM２５の出力Ｄ−TRG
とタイミング回路２６の出力TRG−CLKをゲー
トしていたのに対して、アドレストリガ検出器２
４の出力Ａ−TRGをデータトリガRAM２５のア
ドレスへ入力し、データトリガRAM２５の出力
Ｄ−TRGとタイミング回路２６の出力TRG−
CLKのAND信号をトリガ出力TRGとしている点
が異なる。
データトリガRAM２５の設定をＡ−TRG入力
が”１”のとき第６図のような出力が出るように
し、Ａ−TRG入力が”０”のときはデータトリ
ガRAM２５の出力が”０”になるようにするこ
とで、同様に動作する。
が”１”のとき第６図のような出力が出るように
し、Ａ−TRG入力が”０”のときはデータトリ
ガRAM２５の出力が”０”になるようにするこ
とで、同様に動作する。
第９図は本発明の更に他の実施例で、第２図の
ラツチ２２、ラツチ２３、データトリガRAM２
５の部分のみ変更しており、その他の部分は第２
図と同様である。
ラツチ２２、ラツチ２３、データトリガRAM２
５の部分のみ変更しており、その他の部分は第２
図と同様である。
第９図の構成においては、ラツチ２２にラツチ
されたデータ情報を上位ビツトと下位ビツトに分
け、上位ビツトは第２図と同様にラツチ２３とデ
ータトリガRAMのアドレス入力へ接続されてい
る。データトリガRAMの他のアドレス入力には
ラツチ２３の出力と、ラツチ２２のデータ情報の
下位ビツトとが選択的に入力される。ラツチ２３
の出力と、ラツチ２２のデータ情報の下位ビツト
のどちらかを選択するかは、ホストCPU５によ
り３ステートバツフア９０，９１をコントロール
することにより決められる。
されたデータ情報を上位ビツトと下位ビツトに分
け、上位ビツトは第２図と同様にラツチ２３とデ
ータトリガRAMのアドレス入力へ接続されてい
る。データトリガRAMの他のアドレス入力には
ラツチ２３の出力と、ラツチ２２のデータ情報の
下位ビツトとが選択的に入力される。ラツチ２３
の出力と、ラツチ２２のデータ情報の下位ビツト
のどちらかを選択するかは、ホストCPU５によ
り３ステートバツフア９０，９１をコントロール
することにより決められる。
16ビツトμPで16ビツトデータを扱うとき、デ
ータの変化量の精度を16ビツト分解能で設定する
ようなことはほとんどなく、上位８ビツト分解能
でも十分である。このような理由からデータの変
化量でのトリガ設定時はデータの下位ビツトは無
視しても差し支えないため、データの変化量での
トリガ設定時は３ステートバツフア９０をONに
して動作させ、通常のトリガ設定の時は３ステー
トバツフア９１をONにして動作させることによ
り、データの変化量のトリガ設定時にも従来と同
様のアドレス幅のデータトリガRAMを使用する
ことができる。
ータの変化量の精度を16ビツト分解能で設定する
ようなことはほとんどなく、上位８ビツト分解能
でも十分である。このような理由からデータの変
化量でのトリガ設定時はデータの下位ビツトは無
視しても差し支えないため、データの変化量での
トリガ設定時は３ステートバツフア９０をONに
して動作させ、通常のトリガ設定の時は３ステー
トバツフア９１をONにして動作させることによ
り、データの変化量のトリガ設定時にも従来と同
様のアドレス幅のデータトリガRAMを使用する
ことができる。
第９図の構成によれば、従来のトリガ検出回路
にラツチ２３および３ステートバツフア９０，９
２のごくわずかな部品追加でデータの変化量での
トリガ検出が可能となる。
にラツチ２３および３ステートバツフア９０，９
２のごくわずかな部品追加でデータの変化量での
トリガ検出が可能となる。
［発明の効果］
以上詳細に説明したように、本発明によれば、
従来のトリガ検出回路に保持用ラツチを追加する
だけで、リアルタイムでデータの変化量でのトリ
ガ検出が可能となる。
従来のトリガ検出回路に保持用ラツチを追加する
だけで、リアルタイムでデータの変化量でのトリ
ガ検出が可能となる。
第１図は本発明に係るμPアナライザの一実施
例を示す構成図、第２図は第１図の一部分の詳細
を示す構成図、第３図は制御装置の一例を示す構
成図、第４図はデータの時間変化の様子を示す説
明図、第５図はデータのビツト幅を２ビツトとし
た場合を例にとつて説明するための説明図、第６
図は２ビツト幅のデータの場合におけるRAMの
設定方法を説明するための図、第７図は動作タイ
ムチヤート、第８図は本発明の他の実施例を示す
構成図、第９図は本発明の更に他の実施例を示す
構成図、第１０図は従来のトリガー発生回路の一
例を示す図である。 １……ターゲツトμP、２……トリガ検出回路、
３……メモリアドレスカウンタ、４……トレース
メモリ、５……ホストCPU、６〜９，９０，９
１……３ステートバツフア、２１……第１のラツ
チ、２２……第２のラツチ、２３……第３のラツ
チ、２４……アドレストリガ検出器、２５……デ
ータトリガRAM、２６……タイミング回路、２
７……NANDゲート、２８……ANDゲート、２
９……インバータ、３１……Ａ／Ｄ変換器、３２
……プログラムROM、３３……RAM、３４…
…Ｄ／Ａ変換器。
例を示す構成図、第２図は第１図の一部分の詳細
を示す構成図、第３図は制御装置の一例を示す構
成図、第４図はデータの時間変化の様子を示す説
明図、第５図はデータのビツト幅を２ビツトとし
た場合を例にとつて説明するための説明図、第６
図は２ビツト幅のデータの場合におけるRAMの
設定方法を説明するための図、第７図は動作タイ
ムチヤート、第８図は本発明の他の実施例を示す
構成図、第９図は本発明の更に他の実施例を示す
構成図、第１０図は従来のトリガー発生回路の一
例を示す図である。 １……ターゲツトμP、２……トリガ検出回路、
３……メモリアドレスカウンタ、４……トレース
メモリ、５……ホストCPU、６〜９，９０，９
１……３ステートバツフア、２１……第１のラツ
チ、２２……第２のラツチ、２３……第３のラツ
チ、２４……アドレストリガ検出器、２５……デ
ータトリガRAM、２６……タイミング回路、２
７……NANDゲート、２８……ANDゲート、２
９……インバータ、３１……Ａ／Ｄ変換器、３２
……プログラムROM、３３……RAM、３４…
…Ｄ／Ａ変換器。
Claims (1)
- 【特許請求の範囲】 １ ターゲツトマイクロプロセツサのバスデータ
をサンプルして順次メモリに記憶し、トリガーワ
ードが検出されると設定されたサンプル数だけサ
ンプルした後メモリへの記憶を停止し、トリガー
ワード検出の前後のトレースデータを参照してマ
イクロプロセツサの動作解析をすることのできる
マイクロプロセツサ・アナライザにおいて、 前記ターゲツトマイクロプロセツサのアドレス
バスおよびデータバスをサンプルする第１および
第２のラツチと、 前記第１のラツチの出力するアドレス情報が、
設定されたアドレスに一致したときその旨の信号
を出力するアドレストリガ検出器と、 前記アドレストリガ検出器の出力信号により前
記第２のラツチの出力するデータ情報をラツチす
る第３のラツチと、 前記第２および第３のラツチの出力がアドレス
として入力され、この前記第２および第３のラツ
チの出力に応じて任意の設定値の設定が可能なデ
ータトリガRAMと、 前記アドレストリガ検出器の出力と前記データ
トリガRAMの出力によりトリガー出力を得るた
めのANDゲートと を具備し、ターゲツトシステムのメモリあるいは
Ｉ／Ｏの任意のアドレスのデータの変化量が前記
データトリガRAMの設定値より大きくなつた時
にリアルタイムでトリガー検出ができるようにし
たことを特徴とするマイクロプロセツサ・アナラ
イザ。 ２ 前記第３のラツチを、前記第２のラツチの出
力するデータ情報の上位ビツトをラツチするラツ
チと、このラツチの出力かまたは前記第２のラツ
チの出力の下位ビツトのいずれか一方を選択して
出力する手段により構成したことを特徴とする特
許請求の範囲第１項に記載のマイクロプロセツ
サ・アナライザ。 ３ ターゲツトマイクロプロセツサのバスデータ
をサンプルして順次メモリに記憶し、トリガーワ
ードが検出されると設定されたサンプル数だけサ
ンプルした後メモリへの記憶を停止し、トリガー
ワード検出の前後のトレースデータを参照してマ
イクロプロセツサの動作解析をすることのできる
マイクロプロセツサ・アナライザにおいて、 前記ターゲツトマイクロプロセツサのアドレス
バスおよびデータバスをサンプルする第１および
第２のラツチと、 前記第１のラツチの出力するアドレス情報が、
設定されたアドレスに一致したときその旨の信号
を出力するアドレストリガ検出器と、 前記アドレストリガ検出器の出力信号により前
記第２のラツチの出力するデータ情報をラツチす
る第３のラツチと、 前記第２および第３のラツチの出力と前記アド
レストリガ検出器の出力がRAMのアドレスへ入
力され、前記第２および第３のラツチと前記アド
レストリガ検出器の出力に応じて任意の設定値の
設定が可能なデータトリガRAMと、 前記データトリガRAMの出力によりトリガー
出力を得るためのANDゲートと を具備し、ターゲツトシステムのメモリあるいは
Ｉ／Ｏの任意のアドレスのデータの変化量が前記
データトリガRAMの設定値より大きくなつた時
にリアルタイムでトリガー検出ができるようにし
たことを特徴とするマイクロプロセツサ・アナラ
イザ。 ４ 前記第３のラツチを、前記第２のラツチの出
力するデータ情報の上位ビツトをラツチするラツ
チと、このラツチの出力かまたは前記第２のラツ
チの出力の下位ビツトのいずれか一方を選択して
出力する手段により構成したことを特徴とする特
許請求の範囲第３項に記載のマイクロプロセツ
サ・アナライザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072623A JPS63238642A (ja) | 1987-03-26 | 1987-03-26 | マイクロプロセツサ・アナライザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62072623A JPS63238642A (ja) | 1987-03-26 | 1987-03-26 | マイクロプロセツサ・アナライザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63238642A JPS63238642A (ja) | 1988-10-04 |
| JPH0434183B2 true JPH0434183B2 (ja) | 1992-06-05 |
Family
ID=13494697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62072623A Granted JPS63238642A (ja) | 1987-03-26 | 1987-03-26 | マイクロプロセツサ・アナライザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63238642A (ja) |
-
1987
- 1987-03-26 JP JP62072623A patent/JPS63238642A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63238642A (ja) | 1988-10-04 |
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