JPH0575072B2 - - Google Patents

Description

【発明の詳細な説明】 (a) 発明の技術分野 この発明は、ロジツクアナライザへの入力デー
タの変化状態を判定するようにしたものである。

入力データの変化状態とは、入力データが論理
「１」（以下、「１」という。）から論理「０」（以
下、「０」という。）に変化したり、「０」から
「１」に変化したりする状態をいう。

(b) 従来技術と問題点 ロジツクアナライザの入力データを解析する前
に、被測定対象のマイクロプロセツサのアドレス
バス・データバス等が動作しているかどうかを確
認しておくことは、その後の解析を効率よく行う
ために必要である。

このような場合の従来方法を第２図を参照して
説明する。

第２図の１は被測定対象のCPU、２はロジツ
クアナライザ、１Ａはロジツクアナライザ２への
入力データ、３はロジツクアナライザ内への
CPUである。

入力データ１ＡはCPU１のバスから送出され
るデータである。

入力データ１Ａの変化状態を判定するには、
CPU３により入力データを一定周期で読み込み、
次に新規の入力データ１Ａと前回のデータを比較
する。

次に、第２図のタイムチヤートの一例を第３図
に示す。

第３図アは第２図の入力データ１Ａであり、第
２図のCPU１のバスの１ビツトを例に示す。

第３図アの１１〜１３は「１」の信号である。

第３図イとウは第２図のCPU３が第３図アを
読み込むためのサンプリング周期であり、第３図
イとウの斜線部分はCPU３の占有時間を示す。

第３図ウはCPU３の占有時間が第３図イの２
倍であることを示す。

第３図アを第３図イのサンプリング周期で読み
込むと信号１１〜１３を読み込めない。

したがつて、CPU３は第３図アが「０」のま
ま変化してないと判定する。

次に、サンプリング周期を第３図ウにすると信
号１１と１２を読み込むことができるので、
CPU３は第３図アは変化していると判定する。

しかし、第３図アで「１」が信号１３だけしか
ない場合には、第３図ウのサンプリング周期でも
正しい判定ができない。

第３図から明らかなように入力データ１Ａの変
化状態を正しく判定するためには、サンプリング
周期を短くしなければならない。このため、
CPU３の占有時間が大きくなるという問題があ
る。

また、CPU３の読み取り速度以上の幅の狭い
パルスが入力データの場合、入力データの変化状
態を判定できないという問題もある。

(c) 発明の目的 この発明は、メモリとその他の簡単な回路の追
加により、CPUの占有時間を少なくして入力デ
ータの変化状態を判定する判定方法を提供するも
のである。

(d) 発明の実施例 まず、この発明による実施例の構成図を第１図
に示す。

第１図の１Ａはｎチヤンネルの入力データ、４
はアドレス切替器、５はメモリ、４Ａはメモリ５
のアドレス、６はCPU、６Ａはアドレス、７は
サンプリングパルス、８はメモリ５の入力、９は
メモリ５の出力、６１はアドレス発生手段、６２
はアドレス記憶手段、６３は記憶手段、６４は演
算手段、６５は制御手段、６６は検出手段であ
る。

第１図の４，５および６がロジツクアナライザ
２０を構成する。第１図のロジツクアナライザ２
０は第２図のロジツクアナライザ２にアドレス切
替器４とメモリ５を追加したものである。

第１図の６１〜６６はCPU６に含まれており、
第２図のCPU３に対応する。

入力データ１Ａがｎチヤンネルの場合、メモリ
５は2ⁿ×１ビツトになる。

第１図の構成により入力データ１Ａの変化を判
定するには、最初に、メモリ５をライトモードに
するサンプリングパルス７をメモリ５のＲ／Ｗ端
子に加える。

Ｒ／Ｗ端子は、メモリ５をリードモードにする
場合には「１」を加え、ライトモードにする場合
には「０」を加えることを意味する。

CPU６の制御手段６５によりアドレス切替器
４を切替えて、入力データ１Ａをメモリ５のアド
レス４Ａとして、入力８に加えられる「１」をメ
モリ５に書き込む。

次に、第１図では省略してあるが、サンプリン
グパルス７をCPU６のリードパルスに切替えて
メモリ５をリードモードにする。そして、アドレ
ス切替器４を制御手段６５により切替えてCPU
６のアドレス発生手段６１から送出されるアドレ
ス６Ａをアドレス４Ａとし、メモリ５を先頭アド
レスから読み出す。

そして、検出手段６６によりメモリ５の出力９
が「１」になるアドレス６Ａを検出する。

出力９が最初に「１」になるアドレス６Ａをア
ドレス記憶手段６２に記憶する。

次に、出力９が「１」になる度に、演算手段６
４により、その時のアドレス６Ａとアドレス記憶
手段６２との排他的論理和（以下、EX−ORと
いう。）をとる。

そして、そのEX−ORの結果と記憶手段６３
との論理和（以下、ORという。）を演算手段６
４でとり、そのORの結果で更新した記憶手段６
３の内容から入力データの変化状態を判定する。

以下、第４図のような入力データ１Ａの場合を
例にとり、判定の方法を第５図と第６図により説
明する。

第４図は、入力データ１Ａが８チヤンネルで構
成されていることを示す。したがつて、第５図に
示すメモリ５は2⁸×１ビツト構成になる。

第４図のアドレス（00）Ｈ〜（FF）Ｈは、16
進データである。例えば、入力データ１Ａが、
（00100000）２という２進データの場合メモリ５
のアドレス（20）Ｈに「１」が書き込まれる。

第４図の入力データ１ＡのCH1〜８をそれぞ
れ２進データの2⁰〜2⁷のビツトに対応させる。し
たがつて、第４図の入力データ１Ａをメモリ５の
アドレスとして、メモリ５に「１」を書き込む
と、第５図に示すように、アドレス（50）Ｈ・
（60）Ｈ・（61）Ｈで「１」になる。

次に、第５図に示すように「１」が書き込まれ
たメモリ５を読み出し、第４図の入力データ１Ａ
の変化状態を判定する方法を第５図のフローチヤ
ートで説明する。

最初に、ステツプS1で、一定時間後にアドレ
ス切替器４を切替えてメモリ５のアドレスをアド
レス６Ａにする。

ステツプS2で先頭アドレスからメモリ５を読
み出し、ステツプS3でメモリ５の出力が「１」
になるかどうかを判定する。

アドレス６Ａが（00）Ｈ〜（4F）Ｈの間はメ
モリ５の出力が「０」になるので、この間のステ
ツプS2→S3→S11→S12のループを繰り返す。

アドレス６Ａが（50）Ｈで最初に「１」になる
ので、このアドレス６Ａの時、ステツプS3から
ステツプ４になる。

ステツプS4でレジスタＡにアドレス６Ａをセ
ツトする。したがつてレジスタＡは（01010000）
２になる。

ステツプS5でアドレス６Ａを＋１する。

全アドレスの読み出しを終つていないので、ス
テツプS6からステツプS7になり、アドレス（51）
Ｈを読み出す。そしてステツプS8でメモリ５の
出力が「１」になるかどうかを判定する。

アドレス６Ａが（51）Ｈ〜（5F）Ｈの間は、
メモリ５の出力が「０」になるので、ステツプ
S5→S6→S7→S8のループを繰り返す。

アドレス６Ａが（60）ＨのときステツプS8か
らステツプS9になり、ステツプS9でレジスタＡ
の内容（01010000）２とアドレス６Ａのデータ
（01100000）２とのEX−ORをとる。その結果は
（00110000）２になる。ステツプS10でEX−OR
の結果とレジスタＢの内容（00000000）２との
ORをとり、レジスタＢを更新する。レジスタＢ
の内容は（00110000）２になる。

ステツプ10からステツプS5になり、アドレス
６Ａは（61）Ｈになる。

ステツプS6→S7→S8→S9と進み、ステツプS9
でレジスタＡの内容とアドレス６Ａののデータ
（01100001）２とのEX−ORをとる。ステツプ
S10でステツプS9のEX−ORの結果とレジスタＢ
の内容（00110000）２とのORをとり、その結果
でレジスタＢを更新する。レジスタＢの内容は
（00110001）２になる。

アドレス６Ａが（62）Ｈ〜（FF）Ｈの間は、
メモリ５の出力が「０」になるので、ステツプ
S5→S6→S7→S8のループを繰り返す。

全アドレスを読み出し終るとステツプS6から
ステツプ13になり入力データ１Ａの変化を判定す
る。レジスタＢの内容で、「１」が立つているチ
ヤンネルは変化していると判定する。

したがつて、次のようなことがわかる。

（カ） CH1，５，６は変化している。

（キ） その他のチヤンネルは変化していない。

変化してないチヤンネルの状態は、レジスタＡ
の内容(01010000)２から判定できる。

（ク） CH2〜４，８は「０」のまま変化して
いない。

（ケ） CH7は「１」のまま変化していない。

上記（カ）〜（ケ）は第３図の入力データと一
致する。

ステツプS9，S10を通らないような入力データ
１Ａの場合、レジスタＢの内容は (00000000)２となり、入力データ１Ａはレジス
タＡの内容と同じになる。

以上、第１図の構成で、例えば、サンプリング
パルス７を20MHzにすると、50nS以上のパルス
幅の入力データ１Ａを判定できる。また、アドレ
ス記憶手段６２や記憶手段６３をCPU６の外部
のメモリやレジスタに置き換えても第５図のフロ
ーチヤートに従い入力データ１Ａの変化状態を判
定できる。

(e) 発明の効果 この発明によれば、メモリとその他の簡単な回
路の追加により、第１図のCPU６にあまり負担
をかけないで入力データの変化を判定できる。

また、第１図のサンプリングパルス７を高速に
することで、幅の狭いパルスの入力データ１Ａの
変化状態も判定できる。

【図面の簡単な説明】

第１図はこの発明による実施例の構成図、第２
図は従来方法の構成図、第３図は第２図のタイム
チヤートの一例を示す図、第４図は第２図の入力
データ１Ａの一例を示す図、第５図は第１図のメ
モリ５の一例を示す図、第６図は第１図のフロー
チヤート。 １……CPU、１Ａ……入力データ、２……ロ
ジツクアナライザ、３……CPU、４……アドレ
ス切替器、４Ａ……アドレス、５……メモリ、６
……CPU、６Ａ……アドレス、７……サンプリ
ングパルス、８……入力、９……出力、２０……
ロジツクアナライザ、６１……アドレス発生手
段、６２……アドレス記憶手段、６３……記憶手
段、６４……演算手段、６５……制御手段、６６
……検出手段。

Claims (1)

1. 【特許請求の範囲】 １ アドレス発生手段６１と、アドレス記憶手段
   ６２と、記憶手段６３と、演算手段６４と、制御
   手段６５と、検出手段６６とをもつCPU６と、 入力データ１Ａとアドレス発生手段６１から送
   出されるアドレス６Ａとを入力とし、制御手段６
   ５により、どちらか一方を出力するアドレス切替
   器４と、 アドレス切替器４の出力をアドレス入力とし、
   その出力を検出手段６６に送出するメモリ５とを
   有し、 制御手段６５によりアドレス切替器４の出力を
   一定時間入力データ１Ａにして、メモリ５に論理
   「１」を書き込んだ後、制御手段６５によりアド
   レス切替器４の出力をアドレス６Ａにし、CPU
   ６によりメモリ５を先頭アドレスから読み出し、 検出手段６６によりメモリ５の出力が論理
   「１」になるアドレス６Ａを検出し、 メモリ５の出力が論理「１」になる最初のアド
   レス６Ａをアドレス記憶手段６２に記憶し、 CPU６がメモリ５の全アドレスを読み出すま
   で、メモリ５の出力が論理「１」になる度に、演
   算手段６４により、メモリ５の出力が論理「１」
   になるアドレス６Ａとアドレス記憶手段６２の排
   他的論理和をとつた後、 演算手段６４により前記排他的論理和の結果と
   記憶手段６３との論理和をとり、前記論理和の結
   果で記憶手段６３の内容を更新し、 記憶手段６３の内容から入力データの変化状態
   を判定することを特徴とする入力データの変化状
   態判定方法。 ２ アドレス記憶手段６２と記憶手段６３を
   CPU６の外部に設ける特許請求の範囲第１項記
   載の入力データの変化状態判定方法。