JPS58114142A - 論理装置 - Google Patents
論理装置Info
- Publication number
- JPS58114142A JPS58114142A JP56210324A JP21032481A JPS58114142A JP S58114142 A JPS58114142 A JP S58114142A JP 56210324 A JP56210324 A JP 56210324A JP 21032481 A JP21032481 A JP 21032481A JP S58114142 A JPS58114142 A JP S58114142A
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は験１装置シて関する。
一般に、情報処理装置の中には多くの個所でＲＡＭ（ラ
ンダムアクセスメモリ）が用いられ、主メモリの他にレ
ジスタファイルやバッファ等を構成している。情報処理
装置のテスト時には、これらのＲＡＭにはスキャンパス
を介して外部データが書き込まれ、テスト条件を設定す
るのに用いられる。
ンダムアクセスメモリ）が用いられ、主メモリの他にレ
ジスタファイルやバッファ等を構成している。情報処理
装置のテスト時には、これらのＲＡＭにはスキャンパス
を介して外部データが書き込まれ、テスト条件を設定す
るのに用いられる。
この場合、従来装置においては、まず、書き込むべきＲ
ＡＭのアドレス指定データを作成し、これをＲＡＭのア
ドレス指定レジスタにシフトインし、これがすむと書き
込むべきデータをライトデ−タレジスタにシフトインし
、このデータの７７トインが完成した時点でライトパル
スを発生してこのデータを所定のアドレスに格納し、こ
れを繰夛返すことによシ、前記ＲＡＭのつぎつぎのアド
レスにデータを書き込んでいる。
ＡＭのアドレス指定データを作成し、これをＲＡＭのア
ドレス指定レジスタにシフトインし、これがすむと書き
込むべきデータをライトデ−タレジスタにシフトインし
、このデータの７７トインが完成した時点でライトパル
スを発生してこのデータを所定のアドレスに格納し、こ
れを繰夛返すことによシ、前記ＲＡＭのつぎつぎのアド
レスにデータを書き込んでいる。
しかしながら、従来のこの構成によると書込みに比較的
長い時間を必要とするという欠点を有している。
長い時間を必要とするという欠点を有している。
本発明の目的は上述の従来の欠点を除去した論理装置を
提供するにある。
提供するにある。
本発明の装置は、ランダムアクセスメモリと、格納され
る内容が前記メモリのアドレスを指定しアドレスリセッ
ト信号によシリセットされかつアドレス加算信号によシ
一定数づつ加算されるアドレスレジスタ手段と、外部か
らビットシリアルに転送されるデータをクロックによシ
直列にシフトインし前記メモリの前記アドレスレジスタ
手段の内容によシ指定されるアドレスに並列に書き込む
ために設けたライトデータレジスタ手段と、格納される
内容がビットカウントリセット信号にょシリセットされ
かつ前記クロックに応答してｌづつ加算されるビットカ
ウントレジスタ手段と、このレジスタ手段の内容が予め
定めた一定の値になると前記メモリにライトパルスを発
生するとともに前記ビットカウントリセット信号および
前記アドレス加算信号を発生する検出手段とを含み外部
からビットシリアルに伝送される前記データを前記メモ
リの連続したアドレスに書き込む。
る内容が前記メモリのアドレスを指定しアドレスリセッ
ト信号によシリセットされかつアドレス加算信号によシ
一定数づつ加算されるアドレスレジスタ手段と、外部か
らビットシリアルに転送されるデータをクロックによシ
直列にシフトインし前記メモリの前記アドレスレジスタ
手段の内容によシ指定されるアドレスに並列に書き込む
ために設けたライトデータレジスタ手段と、格納される
内容がビットカウントリセット信号にょシリセットされ
かつ前記クロックに応答してｌづつ加算されるビットカ
ウントレジスタ手段と、このレジスタ手段の内容が予め
定めた一定の値になると前記メモリにライトパルスを発
生するとともに前記ビットカウントリセット信号および
前記アドレス加算信号を発生する検出手段とを含み外部
からビットシリアルに伝送される前記データを前記メモ
リの連続したアドレスに書き込む。
次に図面を参照して本発明の詳細な説明する。
図は本発明の一実施例を示すブロック図である。
図に示すように本実施例はアドレスレジスタｌ。
アドレスレジスタ１加算回路２、ビットカウントレジス
タ３、ビットカウントレジスタ１加算回路４、オールピ
ット書込み検出回路５、ライトデータレジスタ６、ラン
ダムアクセスメモリ（ＲＡＭ）７、論理和回路８および
書込みパルス発生回路９を含んでいる。
タ３、ビットカウントレジスタ１加算回路４、オールピ
ット書込み検出回路５、ライトデータレジスタ６、ラン
ダムアクセスメモリ（ＲＡＭ）７、論理和回路８および
書込みパルス発生回路９を含んでいる。
本実施例のＲＡＭ７は、情報処理装置中において、レジ
スタファイルあるいはバッファ等に使用されるＲＡＭで
あシ、テスト時にはスキャンパス６００ｔ−介してビッ
トシリアルに外部から転送されたデータが書き込まれる
べきＲＡＭとする。
スタファイルあるいはバッファ等に使用されるＲＡＭで
あシ、テスト時にはスキャンパス６００ｔ−介してビッ
トシリアルに外部から転送されたデータが書き込まれる
べきＲＡＭとする。
さて、本実施例において、スキャンパス６（１０ｔ−介
して転送、される外部データをＲＡＭ７中に書き込むプ
ロセスは下記の如くなる。
して転送、される外部データをＲＡＭ７中に書き込むプ
ロセスは下記の如くなる。
まず最初に１外部制御回路（図示せず）からシフトイン
書込み動作初期設定用のリセットパルスがライン１００
０ Ｋ供給され、これにつづいてスキャンハス６００に
書込用のビットシリアルデータが、まｔそれに同期した
シフトクロックがライン１００に供給される。
書込み動作初期設定用のリセットパルスがライン１００
０ Ｋ供給され、これにつづいてスキャンハス６００に
書込用のビットシリアルデータが、まｔそれに同期した
シフトクロックがライン１００に供給される。
前記リセットパルスは、アドレスレジスタ１のリセット
端子、および論理和回路８を介してビットカウントレジ
スタ３のリセット端子に供給されるので、供給されたシ
フトクロック１００の最初のクロック時点で、これら二
つのレジスタ１および３は０にリセットされる。また、
それとともにこの同じクロック時点で、スキャンパス６
００を介して転送された最初のビット（第０番目のビッ
ト）はライトデータレジスタ６の第０番目のビット位置
にシフトインされる。
端子、および論理和回路８を介してビットカウントレジ
スタ３のリセット端子に供給されるので、供給されたシ
フトクロック１００の最初のクロック時点で、これら二
つのレジスタ１および３は０にリセットされる。また、
それとともにこの同じクロック時点で、スキャンパス６
００を介して転送された最初のビット（第０番目のビッ
ト）はライトデータレジスタ６の第０番目のビット位置
にシフトインされる。
この結果、アドレスレジスタ１の内容は、ＲＡＭ７の最
初の番地（０番地）を指示し、また、ビットカウントレ
ジスタ３の内容は、ライトデーターレジスタ６に第０番
目のビットがシフトインされた状態を指示することにな
る。
初の番地（０番地）を指示し、また、ビットカウントレ
ジスタ３の内容は、ライトデーターレジスタ６に第０番
目のビットがシフトインされた状態を指示することにな
る。
さて、外部からの書込みデータはつぎつぎのクロック時
点で、クロック１００と同期してスキャンパス６００に
現われ、このデータは、ライトデータレジスタ６（シフ
トレジスタ）に、クロック１００によりつぎつぎにビッ
トシリアルシフトによシ書き込まれてゆく。一方、これ
と同期して、最初に０にリセットされたビットカウント
レジスタ３の内容は、１加算回路４によシ、クロックご
とにつぎつぎに１が加算される。こうして、ビットカウ
ントレジスタ３の内容は、データライトレジスタ６にシ
フトインされたデータのビット数に応じてつぎつぎに１
づつ増１してゆくことになる。これに対して、アドレス
／ラスタｌの内容は、１加算回路２の一方の入力５００
が“０“なので加算が実行されずＯのまま保持されてい
る。
点で、クロック１００と同期してスキャンパス６００に
現われ、このデータは、ライトデータレジスタ６（シフ
トレジスタ）に、クロック１００によりつぎつぎにビッ
トシリアルシフトによシ書き込まれてゆく。一方、これ
と同期して、最初に０にリセットされたビットカウント
レジスタ３の内容は、１加算回路４によシ、クロックご
とにつぎつぎに１が加算される。こうして、ビットカウ
ントレジスタ３の内容は、データライトレジスタ６にシ
フトインされたデータのビット数に応じてつぎつぎに１
づつ増１してゆくことになる。これに対して、アドレス
／ラスタｌの内容は、１加算回路２の一方の入力５００
が“０“なので加算が実行されずＯのまま保持されてい
る。
さて、上述のように、ビットカウントレジスタ３の内容
は、ライトデータレジスタ３にシフトインされるビット
数に応じて１づつ増してゆくが、この内容はオールビッ
ト書込検出回路５によシ、予め定めた値Ａと比較されて
いる。この値Ａは、ＲＡＭ７の一つの番地中に含まれる
全ビット数から１を引い九値に選んである。従って、ラ
イトデータレジスタ６にＲＡＭ７の０番地に書き込むべ
き最後のビット（つまシ第Ａ番目のビット）がレジスタ
６にシフトインされると、検出回路５はこれを検出して
検出パルス５００を発生する。これは、一方では書込み
パルス発生回路９に供給されて書込みパルス９００を発
生し、ＲＡＭ７０書込制御端子に供給される。この結果
、ライトデータレジスタ６にシフトインされたデータは
、この書込みノくルス９００によシ、アドレスレジスタ
１の現在の値が指示している０番地に並列に書き込まれ
る。
は、ライトデータレジスタ３にシフトインされるビット
数に応じて１づつ増してゆくが、この内容はオールビッ
ト書込検出回路５によシ、予め定めた値Ａと比較されて
いる。この値Ａは、ＲＡＭ７の一つの番地中に含まれる
全ビット数から１を引い九値に選んである。従って、ラ
イトデータレジスタ６にＲＡＭ７の０番地に書き込むべ
き最後のビット（つまシ第Ａ番目のビット）がレジスタ
６にシフトインされると、検出回路５はこれを検出して
検出パルス５００を発生する。これは、一方では書込み
パルス発生回路９に供給されて書込みパルス９００を発
生し、ＲＡＭ７０書込制御端子に供給される。この結果
、ライトデータレジスタ６にシフトインされたデータは
、この書込みノくルス９００によシ、アドレスレジスタ
１の現在の値が指示している０番地に並列に書き込まれ
る。
さて、前記検出パルス５００は、前記書込みノくルス発
生回路９に供給されるとともに、もう一方では、論理和
回路８を介してビットカウントレジスタ３のリセット端
子：（供給され、また、アドレスレジスタ１加算回路２
の一方の端子に供給される。
生回路９に供給されるとともに、もう一方では、論理和
回路８を介してビットカウントレジスタ３のリセット端
子：（供給され、また、アドレスレジスタ１加算回路２
の一方の端子に供給される。
かくして次のクロック時点で、ビットカウントレジスタ
３の内容はＯにリセットされ、またアドレスレジスタ１
の内容は今までのＯの値に１が加算されＲＡＭ７の次の
番地（１番地）を指示するように更新される。このビッ
トカウントレジスタ３の内容が０にリセットされる時点
のクロックによりこの１番地に書き込むべきデータの最
初のビットがライトデータレジスタ６の最初のビット位
置にシフトインされる。
３の内容はＯにリセットされ、またアドレスレジスタ１
の内容は今までのＯの値に１が加算されＲＡＭ７の次の
番地（１番地）を指示するように更新される。このビッ
トカウントレジスタ３の内容が０にリセットされる時点
のクロックによりこの１番地に書き込むべきデータの最
初のビットがライトデータレジスタ６の最初のビット位
置にシフトインされる。
かくして、上述し之のと全く同様な動作によシ、ライト
データレジスタ６に、つぎつぎのデータビットがスキャ
ンパス６００を介してビットシリアルにシフトインされ
、これがＲＡＭ７０１番地に書き込むべきデータで一杯
になると、検出回路５が次の検出パルス５００ヲ発生す
る。これは書込みパルス発生回路９で書込みパルス９０
０を発生し、ライトデータレジスタ６の内容を、ＲＡＭ
７の、現在のアドレスレジスタ１の内容で指定される１
番地に書込む。ついで、ビットカウントレジスタ３の内
容をＯにリセットし、次の２番地に書き込むべきデータ
の最初のど、ツニ）をライトデータレジスタ６にシフト
インする。さらにアドレスレジスタ１の内容を１だけ増
加してＲＡＭ７の次の格納すべき２番地を指示するよう
に更新する。
データレジスタ６に、つぎつぎのデータビットがスキャ
ンパス６００を介してビットシリアルにシフトインされ
、これがＲＡＭ７０１番地に書き込むべきデータで一杯
になると、検出回路５が次の検出パルス５００ヲ発生す
る。これは書込みパルス発生回路９で書込みパルス９０
０を発生し、ライトデータレジスタ６の内容を、ＲＡＭ
７の、現在のアドレスレジスタ１の内容で指定される１
番地に書込む。ついで、ビットカウントレジスタ３の内
容をＯにリセットし、次の２番地に書き込むべきデータ
の最初のど、ツニ）をライトデータレジスタ６にシフト
インする。さらにアドレスレジスタ１の内容を１だけ増
加してＲＡＭ７の次の格納すべき２番地を指示するよう
に更新する。
かくして、スキャンパス６００を介してビットシリアル
に連続的に転送される書込みデータはＲＡＭ７００番地
からつぎつぎの番地に正しく書き込まれてゆくととＫな
る。
に連続的に転送される書込みデータはＲＡＭ７００番地
からつぎつぎの番地に正しく書き込まれてゆくととＫな
る。
ζうして本実施例によると、シフト用クロックの速さで
許される最大の速さで、スキャンパス６００ｔ−介して
転送される外部データをＲＡＭ７に書き込むことができ
る。
許される最大の速さで、スキャンパス６００ｔ−介して
転送される外部データをＲＡＭ７に書き込むことができ
る。
以上のように本発明を用いると、シフト用クロックで許
′される最大の速度を用いて、ビットシリアルに転送さ
れるテスト用データを、自動的ＫｎＡＭに書き込み設定
することを可能にする。
′される最大の速度を用いて、ビットシリアルに転送さ
れるテスト用データを、自動的ＫｎＡＭに書き込み設定
することを可能にする。
これにより論理装置のテストの迅速化が達成できる。
図は本発明の一寮施例を示すブロック図でおる。
図において、１・・・・・・アドレスレジスタ、２・・
・・・・アドレスレジスタ１７１ＩＩＩ算回路、３・・
・・・・ビットカウントレジスタ、４・・・・・・ビッ
トカウントレジスタ１加算回路、５・・・・・・オール
ピット書込み検出回路、６・・・・・・ライトデータレ
ジスタ、７・・・・・・ランダムアクセスメモリ（Ｒ，
ＡＭ！、８・・・・・・論理和回路、９・・・・・・書
込みパルス発生回路。
・・・・アドレスレジスタ１７１ＩＩＩ算回路、３・・
・・・・ビットカウントレジスタ、４・・・・・・ビッ
トカウントレジスタ１加算回路、５・・・・・・オール
ピット書込み検出回路、６・・・・・・ライトデータレ
ジスタ、７・・・・・・ランダムアクセスメモリ（Ｒ，
ＡＭ！、８・・・・・・論理和回路、９・・・・・・書
込みパルス発生回路。
Claims (1)
- 【特許請求の範囲】 ランダムアクセスメモリと、 格納される内容が前記メモリのアドレスを指定しアドレ
スリセット信号によシリセクトされかつアドレス加算信
号により一定数づつ加算されるアドレスレジスタ手段と
、 外部からビットシリアルに転送されるデータをクロック
によシ直列にシフトインし前記メモリの前記アドレスレ
ジスタ手段の内容によシ指定されるアドレスに並列に書
き込むために設けたライトデータレジスタ手段と、格納
される内容がビットカウントリセット信号によシリセッ
トされかつ前記クロックに応答して１づつ加算されるビ
ットカウントレジスタ手段と、 このレジスタ手段の内容が予め定めた一定の値になると
前記メモリにライトパルスを発生するとともに前記ビッ
トカウントリセット信号および前記アドレス加算信号を
発生する検出手段とを含み外部からビットシリアルに転
送される前記データを前記メモリの連続し次アドレスに
書き込むことを特徴とする論理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210324A JPS58114142A (ja) | 1981-12-28 | 1981-12-28 | 論理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56210324A JPS58114142A (ja) | 1981-12-28 | 1981-12-28 | 論理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114142A true JPS58114142A (ja) | 1983-07-07 |
Family
ID=16587534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56210324A Pending JPS58114142A (ja) | 1981-12-28 | 1981-12-28 | 論理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114142A (ja) |
-
1981
- 1981-12-28 JP JP56210324A patent/JPS58114142A/ja active Pending
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