JPS58114142A - 論理装置 - Google Patents
論理装置Info
- Publication number
- JPS58114142A JPS58114142A JP56210324A JP21032481A JPS58114142A JP S58114142 A JPS58114142 A JP S58114142A JP 56210324 A JP56210324 A JP 56210324A JP 21032481 A JP21032481 A JP 21032481A JP S58114142 A JPS58114142 A JP S58114142A
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は験1装置シて関する。
一般に、情報処理装置の中には多くの個所でRAM(ラ
ンダムアクセスメモリ)が用いられ、主メモリの他にレ
ジスタファイルやバッファ等を構成している。情報処理
装置のテスト時には、これらのRAMにはスキャンパス
を介して外部データが書き込まれ、テスト条件を設定す
るのに用いられる。
ンダムアクセスメモリ)が用いられ、主メモリの他にレ
ジスタファイルやバッファ等を構成している。情報処理
装置のテスト時には、これらのRAMにはスキャンパス
を介して外部データが書き込まれ、テスト条件を設定す
るのに用いられる。
この場合、従来装置においては、まず、書き込むべきR
AMのアドレス指定データを作成し、これをRAMのア
ドレス指定レジスタにシフトインし、これがすむと書き
込むべきデータをライトデ−タレジスタにシフトインし
、このデータの77トインが完成した時点でライトパル
スを発生してこのデータを所定のアドレスに格納し、こ
れを繰夛返すことによシ、前記RAMのつぎつぎのアド
レスにデータを書き込んでいる。
AMのアドレス指定データを作成し、これをRAMのア
ドレス指定レジスタにシフトインし、これがすむと書き
込むべきデータをライトデ−タレジスタにシフトインし
、このデータの77トインが完成した時点でライトパル
スを発生してこのデータを所定のアドレスに格納し、こ
れを繰夛返すことによシ、前記RAMのつぎつぎのアド
レスにデータを書き込んでいる。
しかしながら、従来のこの構成によると書込みに比較的
長い時間を必要とするという欠点を有している。
長い時間を必要とするという欠点を有している。
本発明の目的は上述の従来の欠点を除去した論理装置を
提供するにある。
提供するにある。
本発明の装置は、ランダムアクセスメモリと、格納され
る内容が前記メモリのアドレスを指定しアドレスリセッ
ト信号によシリセットされかつアドレス加算信号によシ
一定数づつ加算されるアドレスレジスタ手段と、外部か
らビットシリアルに転送されるデータをクロックによシ
直列にシフトインし前記メモリの前記アドレスレジスタ
手段の内容によシ指定されるアドレスに並列に書き込む
ために設けたライトデータレジスタ手段と、格納される
内容がビットカウントリセット信号にょシリセットされ
かつ前記クロックに応答してlづつ加算されるビットカ
ウントレジスタ手段と、このレジスタ手段の内容が予め
定めた一定の値になると前記メモリにライトパルスを発
生するとともに前記ビットカウントリセット信号および
前記アドレス加算信号を発生する検出手段とを含み外部
からビットシリアルに伝送される前記データを前記メモ
リの連続したアドレスに書き込む。
る内容が前記メモリのアドレスを指定しアドレスリセッ
ト信号によシリセットされかつアドレス加算信号によシ
一定数づつ加算されるアドレスレジスタ手段と、外部か
らビットシリアルに転送されるデータをクロックによシ
直列にシフトインし前記メモリの前記アドレスレジスタ
手段の内容によシ指定されるアドレスに並列に書き込む
ために設けたライトデータレジスタ手段と、格納される
内容がビットカウントリセット信号にょシリセットされ
かつ前記クロックに応答してlづつ加算されるビットカ
ウントレジスタ手段と、このレジスタ手段の内容が予め
定めた一定の値になると前記メモリにライトパルスを発
生するとともに前記ビットカウントリセット信号および
前記アドレス加算信号を発生する検出手段とを含み外部
からビットシリアルに伝送される前記データを前記メモ
リの連続したアドレスに書き込む。
次に図面を参照して本発明の詳細な説明する。
図は本発明の一実施例を示すブロック図である。
図に示すように本実施例はアドレスレジスタl。
アドレスレジスタ1加算回路2、ビットカウントレジス
タ3、ビットカウントレジスタ1加算回路4、オールピ
ット書込み検出回路5、ライトデータレジスタ6、ラン
ダムアクセスメモリ(RAM)7、論理和回路8および
書込みパルス発生回路9を含んでいる。
タ3、ビットカウントレジスタ1加算回路4、オールピ
ット書込み検出回路5、ライトデータレジスタ6、ラン
ダムアクセスメモリ(RAM)7、論理和回路8および
書込みパルス発生回路9を含んでいる。
本実施例のRAM7は、情報処理装置中において、レジ
スタファイルあるいはバッファ等に使用されるRAMで
あシ、テスト時にはスキャンパス600t−介してビッ
トシリアルに外部から転送されたデータが書き込まれる
べきRAMとする。
スタファイルあるいはバッファ等に使用されるRAMで
あシ、テスト時にはスキャンパス600t−介してビッ
トシリアルに外部から転送されたデータが書き込まれる
べきRAMとする。
さて、本実施例において、スキャンパス6(10t−介
して転送、される外部データをRAM7中に書き込むプ
ロセスは下記の如くなる。
して転送、される外部データをRAM7中に書き込むプ
ロセスは下記の如くなる。
まず最初に1外部制御回路(図示せず)からシフトイン
書込み動作初期設定用のリセットパルスがライン100
0 K供給され、これにつづいてスキャンハス600に
書込用のビットシリアルデータが、まtそれに同期した
シフトクロックがライン100に供給される。
書込み動作初期設定用のリセットパルスがライン100
0 K供給され、これにつづいてスキャンハス600に
書込用のビットシリアルデータが、まtそれに同期した
シフトクロックがライン100に供給される。
前記リセットパルスは、アドレスレジスタ1のリセット
端子、および論理和回路8を介してビットカウントレジ
スタ3のリセット端子に供給されるので、供給されたシ
フトクロック100の最初のクロック時点で、これら二
つのレジスタ1および3は0にリセットされる。また、
それとともにこの同じクロック時点で、スキャンパス6
00を介して転送された最初のビット(第0番目のビッ
ト)はライトデータレジスタ6の第0番目のビット位置
にシフトインされる。
端子、および論理和回路8を介してビットカウントレジ
スタ3のリセット端子に供給されるので、供給されたシ
フトクロック100の最初のクロック時点で、これら二
つのレジスタ1および3は0にリセットされる。また、
それとともにこの同じクロック時点で、スキャンパス6
00を介して転送された最初のビット(第0番目のビッ
ト)はライトデータレジスタ6の第0番目のビット位置
にシフトインされる。
この結果、アドレスレジスタ1の内容は、RAM7の最
初の番地(0番地)を指示し、また、ビットカウントレ
ジスタ3の内容は、ライトデーターレジスタ6に第0番
目のビットがシフトインされた状態を指示することにな
る。
初の番地(0番地)を指示し、また、ビットカウントレ
ジスタ3の内容は、ライトデーターレジスタ6に第0番
目のビットがシフトインされた状態を指示することにな
る。
さて、外部からの書込みデータはつぎつぎのクロック時
点で、クロック100と同期してスキャンパス600に
現われ、このデータは、ライトデータレジスタ6(シフ
トレジスタ)に、クロック100によりつぎつぎにビッ
トシリアルシフトによシ書き込まれてゆく。一方、これ
と同期して、最初に0にリセットされたビットカウント
レジスタ3の内容は、1加算回路4によシ、クロックご
とにつぎつぎに1が加算される。こうして、ビットカウ
ントレジスタ3の内容は、データライトレジスタ6にシ
フトインされたデータのビット数に応じてつぎつぎに1
づつ増1してゆくことになる。これに対して、アドレス
/ラスタlの内容は、1加算回路2の一方の入力500
が“0“なので加算が実行されずOのまま保持されてい
る。
点で、クロック100と同期してスキャンパス600に
現われ、このデータは、ライトデータレジスタ6(シフ
トレジスタ)に、クロック100によりつぎつぎにビッ
トシリアルシフトによシ書き込まれてゆく。一方、これ
と同期して、最初に0にリセットされたビットカウント
レジスタ3の内容は、1加算回路4によシ、クロックご
とにつぎつぎに1が加算される。こうして、ビットカウ
ントレジスタ3の内容は、データライトレジスタ6にシ
フトインされたデータのビット数に応じてつぎつぎに1
づつ増1してゆくことになる。これに対して、アドレス
/ラスタlの内容は、1加算回路2の一方の入力500
が“0“なので加算が実行されずOのまま保持されてい
る。
さて、上述のように、ビットカウントレジスタ3の内容
は、ライトデータレジスタ3にシフトインされるビット
数に応じて1づつ増してゆくが、この内容はオールビッ
ト書込検出回路5によシ、予め定めた値Aと比較されて
いる。この値Aは、RAM7の一つの番地中に含まれる
全ビット数から1を引い九値に選んである。従って、ラ
イトデータレジスタ6にRAM7の0番地に書き込むべ
き最後のビット(つまシ第A番目のビット)がレジスタ
6にシフトインされると、検出回路5はこれを検出して
検出パルス500を発生する。これは、一方では書込み
パルス発生回路9に供給されて書込みパルス900を発
生し、RAM70書込制御端子に供給される。この結果
、ライトデータレジスタ6にシフトインされたデータは
、この書込みノくルス900によシ、アドレスレジスタ
1の現在の値が指示している0番地に並列に書き込まれ
る。
は、ライトデータレジスタ3にシフトインされるビット
数に応じて1づつ増してゆくが、この内容はオールビッ
ト書込検出回路5によシ、予め定めた値Aと比較されて
いる。この値Aは、RAM7の一つの番地中に含まれる
全ビット数から1を引い九値に選んである。従って、ラ
イトデータレジスタ6にRAM7の0番地に書き込むべ
き最後のビット(つまシ第A番目のビット)がレジスタ
6にシフトインされると、検出回路5はこれを検出して
検出パルス500を発生する。これは、一方では書込み
パルス発生回路9に供給されて書込みパルス900を発
生し、RAM70書込制御端子に供給される。この結果
、ライトデータレジスタ6にシフトインされたデータは
、この書込みノくルス900によシ、アドレスレジスタ
1の現在の値が指示している0番地に並列に書き込まれ
る。
さて、前記検出パルス500は、前記書込みノくルス発
生回路9に供給されるとともに、もう一方では、論理和
回路8を介してビットカウントレジスタ3のリセット端
子:(供給され、また、アドレスレジスタ1加算回路2
の一方の端子に供給される。
生回路9に供給されるとともに、もう一方では、論理和
回路8を介してビットカウントレジスタ3のリセット端
子:(供給され、また、アドレスレジスタ1加算回路2
の一方の端子に供給される。
かくして次のクロック時点で、ビットカウントレジスタ
3の内容はOにリセットされ、またアドレスレジスタ1
の内容は今までのOの値に1が加算されRAM7の次の
番地(1番地)を指示するように更新される。このビッ
トカウントレジスタ3の内容が0にリセットされる時点
のクロックによりこの1番地に書き込むべきデータの最
初のビットがライトデータレジスタ6の最初のビット位
置にシフトインされる。
3の内容はOにリセットされ、またアドレスレジスタ1
の内容は今までのOの値に1が加算されRAM7の次の
番地(1番地)を指示するように更新される。このビッ
トカウントレジスタ3の内容が0にリセットされる時点
のクロックによりこの1番地に書き込むべきデータの最
初のビットがライトデータレジスタ6の最初のビット位
置にシフトインされる。
かくして、上述し之のと全く同様な動作によシ、ライト
データレジスタ6に、つぎつぎのデータビットがスキャ
ンパス600を介してビットシリアルにシフトインされ
、これがRAM701番地に書き込むべきデータで一杯
になると、検出回路5が次の検出パルス500ヲ発生す
る。これは書込みパルス発生回路9で書込みパルス90
0を発生し、ライトデータレジスタ6の内容を、RAM
7の、現在のアドレスレジスタ1の内容で指定される1
番地に書込む。ついで、ビットカウントレジスタ3の内
容をOにリセットし、次の2番地に書き込むべきデータ
の最初のど、ツニ)をライトデータレジスタ6にシフト
インする。さらにアドレスレジスタ1の内容を1だけ増
加してRAM7の次の格納すべき2番地を指示するよう
に更新する。
データレジスタ6に、つぎつぎのデータビットがスキャ
ンパス600を介してビットシリアルにシフトインされ
、これがRAM701番地に書き込むべきデータで一杯
になると、検出回路5が次の検出パルス500ヲ発生す
る。これは書込みパルス発生回路9で書込みパルス90
0を発生し、ライトデータレジスタ6の内容を、RAM
7の、現在のアドレスレジスタ1の内容で指定される1
番地に書込む。ついで、ビットカウントレジスタ3の内
容をOにリセットし、次の2番地に書き込むべきデータ
の最初のど、ツニ)をライトデータレジスタ6にシフト
インする。さらにアドレスレジスタ1の内容を1だけ増
加してRAM7の次の格納すべき2番地を指示するよう
に更新する。
かくして、スキャンパス600を介してビットシリアル
に連続的に転送される書込みデータはRAM700番地
からつぎつぎの番地に正しく書き込まれてゆくととKな
る。
に連続的に転送される書込みデータはRAM700番地
からつぎつぎの番地に正しく書き込まれてゆくととKな
る。
ζうして本実施例によると、シフト用クロックの速さで
許される最大の速さで、スキャンパス600t−介して
転送される外部データをRAM7に書き込むことができ
る。
許される最大の速さで、スキャンパス600t−介して
転送される外部データをRAM7に書き込むことができ
る。
以上のように本発明を用いると、シフト用クロックで許
′される最大の速度を用いて、ビットシリアルに転送さ
れるテスト用データを、自動的KnAMに書き込み設定
することを可能にする。
′される最大の速度を用いて、ビットシリアルに転送さ
れるテスト用データを、自動的KnAMに書き込み設定
することを可能にする。
これにより論理装置のテストの迅速化が達成できる。
図は本発明の一寮施例を示すブロック図でおる。
図において、1・・・・・・アドレスレジスタ、2・・
・・・・アドレスレジスタ171III算回路、3・・
・・・・ビットカウントレジスタ、4・・・・・・ビッ
トカウントレジスタ1加算回路、5・・・・・・オール
ピット書込み検出回路、6・・・・・・ライトデータレ
ジスタ、7・・・・・・ランダムアクセスメモリ(R,
AM!、8・・・・・・論理和回路、9・・・・・・書
込みパルス発生回路。
・・・・アドレスレジスタ171III算回路、3・・
・・・・ビットカウントレジスタ、4・・・・・・ビッ
トカウントレジスタ1加算回路、5・・・・・・オール
ピット書込み検出回路、6・・・・・・ライトデータレ
ジスタ、7・・・・・・ランダムアクセスメモリ(R,
AM!、8・・・・・・論理和回路、9・・・・・・書
込みパルス発生回路。
Claims (1)
- 【特許請求の範囲】 ランダムアクセスメモリと、 格納される内容が前記メモリのアドレスを指定しアドレ
スリセット信号によシリセクトされかつアドレス加算信
号により一定数づつ加算されるアドレスレジスタ手段と
、 外部からビットシリアルに転送されるデータをクロック
によシ直列にシフトインし前記メモリの前記アドレスレ
ジスタ手段の内容によシ指定されるアドレスに並列に書
き込むために設けたライトデータレジスタ手段と、格納
される内容がビットカウントリセット信号によシリセッ
トされかつ前記クロックに応答して1づつ加算されるビ
ットカウントレジスタ手段と、 このレジスタ手段の内容が予め定めた一定の値になると
前記メモリにライトパルスを発生するとともに前記ビッ
トカウントリセット信号および前記アドレス加算信号を
発生する検出手段とを含み外部からビットシリアルに転
送される前記データを前記メモリの連続し次アドレスに
書き込むことを特徴とする論理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56210324A JPS58114142A (ja) | 1981-12-28 | 1981-12-28 | 論理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56210324A JPS58114142A (ja) | 1981-12-28 | 1981-12-28 | 論理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS58114142A true JPS58114142A (ja) | 1983-07-07 |
Family
ID=16587534
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56210324A Pending JPS58114142A (ja) | 1981-12-28 | 1981-12-28 | 論理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58114142A (ja) |
-
1981
- 1981-12-28 JP JP56210324A patent/JPS58114142A/ja active Pending
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