JPH04245553A - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
- Publication number
- JPH04245553A JPH04245553A JP2913991A JP2913991A JPH04245553A JP H04245553 A JPH04245553 A JP H04245553A JP 2913991 A JP2913991 A JP 2913991A JP 2913991 A JP2913991 A JP 2913991A JP H04245553 A JPH04245553 A JP H04245553A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- detection means
- memory access
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 19
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 2
- 244000309464 bull Species 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、コントロ−ラからのソ
−スデ−タとメモリデバイスからのディスティネ−ショ
ンデ−タに対して種々の演算を実行しながらリ−ドモデ
ィファイライトアクセスを実行可能なメモリアクセス回
路に関するものである。
−スデ−タとメモリデバイスからのディスティネ−ショ
ンデ−タに対して種々の演算を実行しながらリ−ドモデ
ィファイライトアクセスを実行可能なメモリアクセス回
路に関するものである。
【０００２】
【従来の技術】図３はこの種のメモリアクセス回路の構
成を説明するブロック図であり、３０１はラッチ回路で
、図示しないＣＰＵよりのビット演算の種類を設定する
ためのラッチ回路で、ラッチ信号３０６に同期してデ−
タバス３０５の内容をラッチする。３０２はラッチ回路
で、ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと
称する）をラッチする。３０３はラッチ回路で、ビット
マップメモリより読み込んだデ−タ３１２（以後、ディ
スティネ−ションデ−タと称する）をラッチする。３０
４は演算回路で、ラッチ回路３０２にラッチされたソ−
スデ−タをデ−タバス３１０を介して受け取るとともに
、ラッチ回路３０３にラッチされたディスティネ−ショ
ンデ−タをデ−タバス３１１を介して受け取り、デ−タ
バス３０９で指示される演算を実行し、デ−タバス３１
３を介してメモリデバイスに演算結果を書込む。図４は
、図３に示したメモリアクセス回路の動作を説明するタ
イミングチャ−トであり、ＣＬＫはクロック信号、ＲＡ
Ｓはロ−アドレスストロ−ブ信号、ＣＡＳはカラムアド
レスストロ−ブ信号、ＯＥは読出しイネ−ブル信号、Ｗ
Ｅは書込みイネ−ブル信号、ＳＱＬＴ，ＤＳＬＴはラッ
チ信号である。
成を説明するブロック図であり、３０１はラッチ回路で
、図示しないＣＰＵよりのビット演算の種類を設定する
ためのラッチ回路で、ラッチ信号３０６に同期してデ−
タバス３０５の内容をラッチする。３０２はラッチ回路
で、ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと
称する）をラッチする。３０３はラッチ回路で、ビット
マップメモリより読み込んだデ−タ３１２（以後、ディ
スティネ−ションデ−タと称する）をラッチする。３０
４は演算回路で、ラッチ回路３０２にラッチされたソ−
スデ−タをデ−タバス３１０を介して受け取るとともに
、ラッチ回路３０３にラッチされたディスティネ−ショ
ンデ−タをデ−タバス３１１を介して受け取り、デ−タ
バス３０９で指示される演算を実行し、デ−タバス３１
３を介してメモリデバイスに演算結果を書込む。図４は
、図３に示したメモリアクセス回路の動作を説明するタ
イミングチャ−トであり、ＣＬＫはクロック信号、ＲＡ
Ｓはロ−アドレスストロ−ブ信号、ＣＡＳはカラムアド
レスストロ−ブ信号、ＯＥは読出しイネ−ブル信号、Ｗ
Ｅは書込みイネ−ブル信号、ＳＱＬＴ，ＤＳＬＴはラッ
チ信号である。
【０００３】
【発明が解決しようとする課題】これらの図に示される
ように、ビットマップメモリ（メモリデバイス）でリ−
ドモディファイライトアクセスサイクルを実行する場合
、ディスティネ−ションデ−タの各ビットデ−タと演算
種別との特定演算関係が成立する場合でも、必ず第５ス
テ−トからライトサイクルを実行しているので、例えば
ＯＲ演算で、ディスティネ−ションデ−タの各ビットが
すべて「１」である場合、すなわち演算結果が変化しな
い場合でも、不要なライトサイクルを実行してメモリ内
容を更新しなければならず、リ−ドモディファイライト
アクセスを短縮できない等の問題点があった。
ように、ビットマップメモリ（メモリデバイス）でリ−
ドモディファイライトアクセスサイクルを実行する場合
、ディスティネ−ションデ−タの各ビットデ−タと演算
種別との特定演算関係が成立する場合でも、必ず第５ス
テ−トからライトサイクルを実行しているので、例えば
ＯＲ演算で、ディスティネ−ションデ−タの各ビットが
すべて「１」である場合、すなわち演算結果が変化しな
い場合でも、不要なライトサイクルを実行してメモリ内
容を更新しなければならず、リ−ドモディファイライト
アクセスを短縮できない等の問題点があった。
【０００４】本発明は、上記の問題点を解決するために
なされたもので、ディスティネ−ションデ−タと演算種
別とを検出しながら、デ−タ更新書込みサイクル実行を
制限することにより、リ−ドモディファイライトアクセ
スサイクルにおけるメモリアクセスタイムを効率よく短
縮できるメモリアクセス回路を得ることを目的とする。
なされたもので、ディスティネ−ションデ−タと演算種
別とを検出しながら、デ−タ更新書込みサイクル実行を
制限することにより、リ−ドモディファイライトアクセ
スサイクルにおけるメモリアクセスタイムを効率よく短
縮できるメモリアクセス回路を得ることを目的とする。
【０００５】
【課題を解決するための手段】本発明に係るメモリアク
セス回路は、指示されている演算種別を検出する第１の
検出手段と、メモリデバイスから出力されているディス
ティネ−ションデ−タを検出する第２の検出手段と、第
１の検出手段と第２の検出手段の内容を参照してメモリ
デバイスに対する更新書込み処理実行有無を判定する判
定手段とを設けたものである。
セス回路は、指示されている演算種別を検出する第１の
検出手段と、メモリデバイスから出力されているディス
ティネ−ションデ−タを検出する第２の検出手段と、第
１の検出手段と第２の検出手段の内容を参照してメモリ
デバイスに対する更新書込み処理実行有無を判定する判
定手段とを設けたものである。
【０００６】
【作用】本発明においては、リ−ドモディファイライト
アクセスサイクルが開始され、第１の検出手段により指
示されている演算種別および第２の検出手段によりメモ
リデバイスから出力されているディスティネ−ションデ
−タがそれぞれ検出されると、判定手段がメモリデ−タ
の書き換え可能性を判定し、メモリデ−タが不変の場合
にリ−ドモディファイライトアクセスサイクルにおける
ライトサイクルを強制終了することを可能とする。
アクセスサイクルが開始され、第１の検出手段により指
示されている演算種別および第２の検出手段によりメモ
リデバイスから出力されているディスティネ−ションデ
−タがそれぞれ検出されると、判定手段がメモリデ−タ
の書き換え可能性を判定し、メモリデ−タが不変の場合
にリ−ドモディファイライトアクセスサイクルにおける
ライトサイクルを強制終了することを可能とする。
【０００７】
【実施例】図１は本発明の一実施例を示すメモリアクセ
ス回路の構成を説明するブロック図であり、１０１は図
示しないＣＰＵよりのビット演算の種類を設定するため
のラッチ回路で、ラッチ信号１０６に同期してデ−タバ
ス１０５の内容をラッチする。１０２はラッチ回路で、
ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと称す
る）をラッチする。１０３はラッチ回路で、ビットマッ
プメモリより読み込んだデ−タ１１２（以後、ディステ
ィネ−ションデ−タと称する）をラッチする。１０４は
演算回路で、ラッチ回路１０２にラッチされたソ−スデ
−タをデ−タバス１１０を介して受け取るとともに、ラ
ッチ回路１０１にラッチされたディスティネ−ションデ
−タをデ−タバス１１１を介して受け取り、デ−タバス
１０９で指示される演算を実行し、デ−タバス１１３，
デ−タバッファ１１８を介してメモリデバイスに演算結
果１１９を書込む。１１４は第１の検出手段として機能
する検出器で、ラッチ回路１０１にラッチされた演算種
別を検知し判別器１１６に出力する。１１５は第２の検
出手段として機能する検出器で、例えば全ビットが「１
」の場合に、判別器１１６に判定結果を出力する。 判別器１１６は、演算種別が「ＯＲ演算」で、かつディ
スティネ−ションデ−タが全ビット「１」となる場合に
、更新書込みサイクルを終了する終了信号ＳＴＯＰを図
示しないタイミングコントロ−ル回路に通知する。
ス回路の構成を説明するブロック図であり、１０１は図
示しないＣＰＵよりのビット演算の種類を設定するため
のラッチ回路で、ラッチ信号１０６に同期してデ−タバ
ス１０５の内容をラッチする。１０２はラッチ回路で、
ＣＰＵよりのライトデ−タ（以後、ソ−スデ−タと称す
る）をラッチする。１０３はラッチ回路で、ビットマッ
プメモリより読み込んだデ−タ１１２（以後、ディステ
ィネ−ションデ−タと称する）をラッチする。１０４は
演算回路で、ラッチ回路１０２にラッチされたソ−スデ
−タをデ−タバス１１０を介して受け取るとともに、ラ
ッチ回路１０１にラッチされたディスティネ−ションデ
−タをデ−タバス１１１を介して受け取り、デ−タバス
１０９で指示される演算を実行し、デ−タバス１１３，
デ−タバッファ１１８を介してメモリデバイスに演算結
果１１９を書込む。１１４は第１の検出手段として機能
する検出器で、ラッチ回路１０１にラッチされた演算種
別を検知し判別器１１６に出力する。１１５は第２の検
出手段として機能する検出器で、例えば全ビットが「１
」の場合に、判別器１１６に判定結果を出力する。 判別器１１６は、演算種別が「ＯＲ演算」で、かつディ
スティネ−ションデ−タが全ビット「１」となる場合に
、更新書込みサイクルを終了する終了信号ＳＴＯＰを図
示しないタイミングコントロ−ル回路に通知する。
【０００８】このように構成されたメモリアクセス回路
において、リ−ドモディファイライトアクセスサイクル
が開始され、第１の検出手段（検出器１１４）により指
示されている演算種別および第２の検出手段（検出器１
１５）によりメモリデバイスから出力されているディス
ティネ−ションデ−タがそれぞれ検出されると、判定手
段（判別器１１６）がメモリデ−タの書き換え可能性を
判定し、メモリデ−タが不変の場合にリ−ドモディファ
イライトアクセスサイクルにおけるライトサイクルを強
制終了することを可能とする。図２は、図１に示したメ
モリアクセス回路の動作を説明するタイミングチャ−ト
であり、ＣＬＫはクロック信号、ＲＡＳはロ−アドレス
ストロ−ブ信号、ＣＡＳはカラムアドレスストロ−ブ信
号、ＯＥは読出しイネ−ブル信号、ＷＥは書込みイネ−
ブル信号、ＳＱＬＴ，ＤＳＬＴはラッチ信号である。
において、リ−ドモディファイライトアクセスサイクル
が開始され、第１の検出手段（検出器１１４）により指
示されている演算種別および第２の検出手段（検出器１
１５）によりメモリデバイスから出力されているディス
ティネ−ションデ−タがそれぞれ検出されると、判定手
段（判別器１１６）がメモリデ−タの書き換え可能性を
判定し、メモリデ−タが不変の場合にリ−ドモディファ
イライトアクセスサイクルにおけるライトサイクルを強
制終了することを可能とする。図２は、図１に示したメ
モリアクセス回路の動作を説明するタイミングチャ−ト
であり、ＣＬＫはクロック信号、ＲＡＳはロ−アドレス
ストロ−ブ信号、ＣＡＳはカラムアドレスストロ−ブ信
号、ＯＥは読出しイネ−ブル信号、ＷＥは書込みイネ−
ブル信号、ＳＱＬＴ，ＤＳＬＴはラッチ信号である。
【０００９】先ず、これから実行するデ−タ転送に際し
て、ラッチ回路１０１に対してビット演算の指定を行い
、その時、演算種別が「ＯＲ演算」である場合には、検
出器１１４は判別器１１６にその旨を通知する。そして
、デ−タ転送が実行されると、通常のビットマップメモ
リに対するメモリアクセス、すなわちリ−ドモディファ
イライトサイクルが第０ス−テトから開始される。そし
て、第３ステ−トの立ち下がり時に、ラッチ回路１０３
にて確定されたメモリからのディスティネ−ションデ−
タが検出器１１５によってすべて「１」であると検出さ
れると、判別器１１６へ通知し、検出器１１４との情報
から終了信号ＳＴＯＰをタイミングＴＭでアサ−トする
。その後、第４ステ−トの立ち下がり時に、終了信号Ｓ
ＴＯＰを検出し、図示しないタイミングコントロ−ル回
路は、メモリアクセスシ−ケンスを終了させる。
て、ラッチ回路１０１に対してビット演算の指定を行い
、その時、演算種別が「ＯＲ演算」である場合には、検
出器１１４は判別器１１６にその旨を通知する。そして
、デ−タ転送が実行されると、通常のビットマップメモ
リに対するメモリアクセス、すなわちリ−ドモディファ
イライトサイクルが第０ス−テトから開始される。そし
て、第３ステ−トの立ち下がり時に、ラッチ回路１０３
にて確定されたメモリからのディスティネ−ションデ−
タが検出器１１５によってすべて「１」であると検出さ
れると、判別器１１６へ通知し、検出器１１４との情報
から終了信号ＳＴＯＰをタイミングＴＭでアサ−トする
。その後、第４ステ−トの立ち下がり時に、終了信号Ｓ
ＴＯＰを検出し、図示しないタイミングコントロ−ル回
路は、メモリアクセスシ−ケンスを終了させる。
【００１０】なお、本実施例ではビット演算が「ＯＲ演
算」の場合であって、ディスティネ−ションデ−タがす
べて「１」となった場合に、ライトサイクルをスキップ
してメモリアクセスを終了する場合について説明したが
、「ＯＲ演算」に限らず、検出器１１４と検出器１１５
とにより検出された内容により、モディファイライトし
てもメモリデ−タが変更しないことが判別される演算種
別，デ−タであればどのような組合せでも良い。従って
、ビット演算が「ＯＲ演算」の場合であって、ディステ
ィネ−ションデ−タがすべて「１」となった場合に限ら
れるものではない。更に、ビット演算が「ＯＲ演算」の
みを行うメモリアクセス回路においては、第１の検出手
段たる、検出器１１４が不要となることは言うまでもな
い。
算」の場合であって、ディスティネ−ションデ−タがす
べて「１」となった場合に、ライトサイクルをスキップ
してメモリアクセスを終了する場合について説明したが
、「ＯＲ演算」に限らず、検出器１１４と検出器１１５
とにより検出された内容により、モディファイライトし
てもメモリデ−タが変更しないことが判別される演算種
別，デ−タであればどのような組合せでも良い。従って
、ビット演算が「ＯＲ演算」の場合であって、ディステ
ィネ−ションデ−タがすべて「１」となった場合に限ら
れるものではない。更に、ビット演算が「ＯＲ演算」の
みを行うメモリアクセス回路においては、第１の検出手
段たる、検出器１１４が不要となることは言うまでもな
い。
【００１１】
【発明の効果】以上説明したように、本発明は指示され
ている演算種別を検出する第１の検出手段と、メモリデ
バイスから出力されているディスティネ−ションデ−タ
を検出する第２の検出手段と、第１の検出手段と第２の
検出手段の内容を参照してメモリデバイスに対する更新
書込み処理実行有無を判定する判定手段とを設けたので
、モディファイライト結果によりディスティネ−ション
デ−タが変更されない場合には、リ−ドモディファイラ
イトアクセス時のメモリアクセスタイムを大幅に短縮で
きる。従って、ビットマップメモリ上でのメモリアクセ
ス効率を大幅に高めることができる優れた効果を奏する
。
ている演算種別を検出する第１の検出手段と、メモリデ
バイスから出力されているディスティネ−ションデ−タ
を検出する第２の検出手段と、第１の検出手段と第２の
検出手段の内容を参照してメモリデバイスに対する更新
書込み処理実行有無を判定する判定手段とを設けたので
、モディファイライト結果によりディスティネ−ション
デ−タが変更されない場合には、リ−ドモディファイラ
イトアクセス時のメモリアクセスタイムを大幅に短縮で
きる。従って、ビットマップメモリ上でのメモリアクセ
ス効率を大幅に高めることができる優れた効果を奏する
。
【図１】本発明の一実施例を示すメモリアクセス回路の
構成を説明するブロック図である。
構成を説明するブロック図である。
【図２】図１に示したメモリアクセス回路の動作を説明
するタイミングチャ−トである。
するタイミングチャ−トである。
【図３】この種の従来のメモリアクセス回路の構成を説
明するブロック図である。
明するブロック図である。
【図４】図３に示したメモリアクセス回路の動作を説明
するタイミングチャ−トである。
するタイミングチャ−トである。
１０１ ラッチ回路
１０２ ラッチ回路
１０３ ラッチ回路
１０４ 演算回路
１１４ 検出器
１１５ 検出器
１１６ 判別器
Claims (1)
- 【請求項１】メモリデバイスに対して種々の演算を実行
しながらリ−ドモディファイライトアクセスを実行可能
なメモリアクセス回路において、指示されている演算種
別を検出する第１の検出手段と、前記メモリデバイスか
ら出力されているディスティネ−ションデ−タを検出す
る第２の検出手段と、前記第１の検出手段と前記第２の
検出手段の内容を参照して前記メモリデバイスに対する
更新書込み処理実行有無を判定する判定手段とを具備し
たことを特徴とするメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2913991A JPH04245553A (ja) | 1991-01-31 | 1991-01-31 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2913991A JPH04245553A (ja) | 1991-01-31 | 1991-01-31 | メモリアクセス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245553A true JPH04245553A (ja) | 1992-09-02 |
Family
ID=12267950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2913991A Pending JPH04245553A (ja) | 1991-01-31 | 1991-01-31 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245553A (ja) |
-
1991
- 1991-01-31 JP JP2913991A patent/JPH04245553A/ja active Pending
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