JPS5925317B2 - 誤り自動訂正方式 - Google Patents
誤り自動訂正方式Info
- Publication number
- JPS5925317B2 JPS5925317B2 JP75998A JP99875A JPS5925317B2 JP S5925317 B2 JPS5925317 B2 JP S5925317B2 JP 75998 A JP75998 A JP 75998A JP 99875 A JP99875 A JP 99875A JP S5925317 B2 JPS5925317 B2 JP S5925317B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- read
- phase
- data
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
- Communication Control (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は誤り自動訂正方式、特に通信制脚等に於けるメ
モリの読出動作かフェーズによつて定められている場合
、そのメモリからのリードデータに誤りがあるときに訂
正処理を行なつて再書込みを行なう誤り自動訂正方式に
関するものである。
モリの読出動作かフェーズによつて定められている場合
、そのメモリからのリードデータに誤りがあるときに訂
正処理を行なつて再書込みを行なう誤り自動訂正方式に
関するものである。
通信制御方式に於いては、複数の回線を順次制御する為
の制御プログラム・メモリを、フェーズによつて定めら
れたタイミングで読出すものであり、又リードデータの
誤り検出の為にそのメモリにはハミングチエツクコード
等の冗長ビットがデータに付加されて記憶されている。
従つて何らかの原因でリードデータに誤りがあることが
検出されると３ハミングチエツクコード等の誤り訂正コ
ードにより自動訂正が行なわれ、且つ訂正された正しい
データが再書込みされることになる。しかし、前述の如
く制御プログラム・メモリのリード指◆の出るタイミン
グはフェーズによつて定まり、同様にライト指令の出る
タイミングもフェーズによつて定まつている。例えばフ
ェーズがＡ−Ｃからなる場合、Ｃ−Ｂのフェーズでリー
ドサイクル、次のＣ−Ｂのフェーズでライトサイクルと
なるが、リードサイクルに於けるリードデータに誤りが
検、出された場合、誤り訂正を行なう為の処理時間が必
要であるので、リードサイクルの次のライトサイクルに
於いて直ちに正しいデータの再書込みを行なうことがで
きず、従つて再書込みは１サイクル遅れることになる。
本発明は、リードデータの誤り検出により、ダミー・フ
エーズを挿入すると共にクロツクを一時停止してその間
に自動訂正処理を行なつて．クロツクの再供給により訂
正された正しいデータの再書込みを行ない．それにより
誤りの自動訂正処理を短時間で行なわせることができる
方式を提供することを目的とするものでちり、以下実施
例について詳細に説明する。
の制御プログラム・メモリを、フェーズによつて定めら
れたタイミングで読出すものであり、又リードデータの
誤り検出の為にそのメモリにはハミングチエツクコード
等の冗長ビットがデータに付加されて記憶されている。
従つて何らかの原因でリードデータに誤りがあることが
検出されると３ハミングチエツクコード等の誤り訂正コ
ードにより自動訂正が行なわれ、且つ訂正された正しい
データが再書込みされることになる。しかし、前述の如
く制御プログラム・メモリのリード指◆の出るタイミン
グはフェーズによつて定まり、同様にライト指令の出る
タイミングもフェーズによつて定まつている。例えばフ
ェーズがＡ−Ｃからなる場合、Ｃ−Ｂのフェーズでリー
ドサイクル、次のＣ−Ｂのフェーズでライトサイクルと
なるが、リードサイクルに於けるリードデータに誤りが
検、出された場合、誤り訂正を行なう為の処理時間が必
要であるので、リードサイクルの次のライトサイクルに
於いて直ちに正しいデータの再書込みを行なうことがで
きず、従つて再書込みは１サイクル遅れることになる。
本発明は、リードデータの誤り検出により、ダミー・フ
エーズを挿入すると共にクロツクを一時停止してその間
に自動訂正処理を行なつて．クロツクの再供給により訂
正された正しいデータの再書込みを行ない．それにより
誤りの自動訂正処理を短時間で行なわせることができる
方式を提供することを目的とするものでちり、以下実施
例について詳細に説明する。
第１図は本発明の実施例のプロツク線図であり．ＭＥＭ
は制脚プログラムが例えば動作初期に中央処理装置から
イニシヤル・ロードされる半導体集積回路メモリ等のメ
モリ．ＷＲＥＧは書込レジスタ．ＲＲＥＧは読出レジス
タ．ＨＣＧはハミングチエツクビツト作成回路、ＨＣＫ
はハミングチエツク回路．ＥＣＧは修正ゲート回路，Ａ
ＤＲＥＧはアドレスレジスタ．ＣＯＮＴはメモリ制即司
路でちる。
は制脚プログラムが例えば動作初期に中央処理装置から
イニシヤル・ロードされる半導体集積回路メモリ等のメ
モリ．ＷＲＥＧは書込レジスタ．ＲＲＥＧは読出レジス
タ．ＨＣＧはハミングチエツクビツト作成回路、ＨＣＫ
はハミングチエツク回路．ＥＣＧは修正ゲート回路，Ａ
ＤＲＥＧはアドレスレジスタ．ＣＯＮＴはメモリ制即司
路でちる。
書込バスからのデータは書込レジスタＷＲＥＧにセツト
され、ハミングチエツクビツト作成回路ＨＣＧはそのデ
ータに基いてハミングチエツクビツトを作成する。そし
てメモリＭＥＭにはデータにハミングチエツクビツトを
付加して６アドレスレジスタＡＤＲＥＧにセツトされた
アドレスに従つた番地に書込むものである。又メモリＭ
ＥＭからのリードデータは読出レジスタＲＲＥＧにセツ
トされ．ハミングチエツク回路ＨＣＫに於いてハミング
チエツクを行ない．若し誤りが検出されると、誤りビツ
ト指示信号が修正ゲート回路ＥＣＧに送られて．リード
データの誤り訂正が行なわれ．且つ誤り検出信号力ｊク
ロツク制御回路とメモリ制脚回路ＣＯＮＴに送られ．訂
正された正しいデータの再書込みが行なわれる。
され、ハミングチエツクビツト作成回路ＨＣＧはそのデ
ータに基いてハミングチエツクビツトを作成する。そし
てメモリＭＥＭにはデータにハミングチエツクビツトを
付加して６アドレスレジスタＡＤＲＥＧにセツトされた
アドレスに従つた番地に書込むものである。又メモリＭ
ＥＭからのリードデータは読出レジスタＲＲＥＧにセツ
トされ．ハミングチエツク回路ＨＣＫに於いてハミング
チエツクを行ない．若し誤りが検出されると、誤りビツ
ト指示信号が修正ゲート回路ＥＣＧに送られて．リード
データの誤り訂正が行なわれ．且つ誤り検出信号力ｊク
ロツク制御回路とメモリ制脚回路ＣＯＮＴに送られ．訂
正された正しいデータの再書込みが行なわれる。
メモリ制薗回路ＣＯＮＴにはクロツク制御回路（図示せ
ず）から制脚クロツクと非制薗クロツクとが加えられ．
それぞれ各部に分配される。又命◆制御回路（図示せず
）からマイクロプログラム命令終了信号μＥＮＤが加え
られ．又メモリＭＥＭの使用装置側とのインタフエース
からメモリ要求信号ＭＭＲＱ，メモリライト要求信号Ｍ
ＭＷＲＱが加えられ、優先決定信号ＰＲＴ及びメモリ使
用中信号ＭＭが送出される。通信制御方式に於いては，
前述のメモリＭＥＭに制闘プログラムが中央処理装置か
らイニシヤル・ロードされ．その制岬プログラムの読出
しは，フエーズによつて定まるタイミングに於いて出さ
れる読出指令によつて行なわれ６回線対応の回線制御語
（ＬＣＷ）は他のメモリ（図示せず）に記憶されている
。
ず）から制脚クロツクと非制薗クロツクとが加えられ．
それぞれ各部に分配される。又命◆制御回路（図示せず
）からマイクロプログラム命令終了信号μＥＮＤが加え
られ．又メモリＭＥＭの使用装置側とのインタフエース
からメモリ要求信号ＭＭＲＱ，メモリライト要求信号Ｍ
ＭＷＲＱが加えられ、優先決定信号ＰＲＴ及びメモリ使
用中信号ＭＭが送出される。通信制御方式に於いては，
前述のメモリＭＥＭに制闘プログラムが中央処理装置か
らイニシヤル・ロードされ．その制岬プログラムの読出
しは，フエーズによつて定まるタイミングに於いて出さ
れる読出指令によつて行なわれ６回線対応の回線制御語
（ＬＣＷ）は他のメモリ（図示せず）に記憶されている
。
前述のフエーズが第２図に示すようにＡ−Ｃである場合
．メモリ要求信号ＭＭＲＱによりメモリ制御回路ＣＯＮ
Ｔはその中から最も優先順位の高いメモリ要求を判定し
て優先決定信号ＰＲＴをそのメモリ要求信号ＭＭＲＱを
送出した装置に送り、その装置からのアドレスをアドレ
スレジスタＡＤＲＥＧにセツトし．メモリが使用中でら
ることを示すメモリ使用中信号ＭＭを出力する。
．メモリ要求信号ＭＭＲＱによりメモリ制御回路ＣＯＮ
Ｔはその中から最も優先順位の高いメモリ要求を判定し
て優先決定信号ＰＲＴをそのメモリ要求信号ＭＭＲＱを
送出した装置に送り、その装置からのアドレスをアドレ
スレジスタＡＤＲＥＧにセツトし．メモリが使用中でら
ることを示すメモリ使用中信号ＭＭを出力する。
そしてアドレスレジスタＡＤＲＥＧにセツトされたアド
レスの内容が第２図のＲＥＡＤで示すように読出される
。ＡＬＵは前述の優先決定された回線アダプタ装置を示
し，リードデータに誤りが検出されなければレジスタＳ
Ｒ（図示せず）にセツトされたリードデータが回線アダ
プタ装置ＡＬＵを介して出力バスに送出される。マイク
ロプログラム命令終了信号μＥＮＤは．メモリＭＥＭに
関連したマイクロプログラム命令による制御が終了した
ことを示す信号でらつて，この信号μＥＮＤによりメモ
リ制御回路ＣＯＮＴはメモリ使用中信号ＭＭをオフとし
て新たな優先制脚に入ることになる。
レスの内容が第２図のＲＥＡＤで示すように読出される
。ＡＬＵは前述の優先決定された回線アダプタ装置を示
し，リードデータに誤りが検出されなければレジスタＳ
Ｒ（図示せず）にセツトされたリードデータが回線アダ
プタ装置ＡＬＵを介して出力バスに送出される。マイク
ロプログラム命令終了信号μＥＮＤは．メモリＭＥＭに
関連したマイクロプログラム命令による制御が終了した
ことを示す信号でらつて，この信号μＥＮＤによりメモ
リ制御回路ＣＯＮＴはメモリ使用中信号ＭＭをオフとし
て新たな優先制脚に入ることになる。
第２図の読出しは、フエーズＡ−Ｃに対して前述の動作
タイミングを示すもので，誤り検出が行なわれない正常
時についてのものである。書込みの場合は，メモリ要求
信号ＭＭＲＱとメモリライト要求信号ＭＭＷＲＱとが回
線アダプタ装置ＡＬＵ等から加えられ、メモリ制ｍｌ装
置ＣＯＮＴに於いて優先制帥を行ない．優先決定により
メモリ要求信号ＭＭＲＱを出した装置からのアドレスを
アドレスレジスタＡＤＲＥＧにセツトし．且つメモリ使
用中信号ＭＭを出力する。
タイミングを示すもので，誤り検出が行なわれない正常
時についてのものである。書込みの場合は，メモリ要求
信号ＭＭＲＱとメモリライト要求信号ＭＭＷＲＱとが回
線アダプタ装置ＡＬＵ等から加えられ、メモリ制ｍｌ装
置ＣＯＮＴに於いて優先制帥を行ない．優先決定により
メモリ要求信号ＭＭＲＱを出した装置からのアドレスを
アドレスレジスタＡＤＲＥＧにセツトし．且つメモリ使
用中信号ＭＭを出力する。
そしてメモリ要求信号ＭＭＲＱを出した装置からのデー
タを書込レジスタＷＲＥＧにセツトしてＷＲＩＴＥに示
すようにメモリＭＥＭに書込み、マイクロプログラム命
令終了信号μＥＮＤによりメモリ制薗回路ＣＯＮＴでは
メモリ使用中信号ＭＭをオフとして次の優先制御に入る
。
タを書込レジスタＷＲＥＧにセツトしてＷＲＩＴＥに示
すようにメモリＭＥＭに書込み、マイクロプログラム命
令終了信号μＥＮＤによりメモリ制薗回路ＣＯＮＴでは
メモリ使用中信号ＭＭをオフとして次の優先制御に入る
。
第２図の書込みは前述の動作タイミングを示すものであ
る。前述の読出動作に於いて６誤りが検出されると、誤
り自動訂正か行なわれて再書込みが行なわれる。第３図
はその動作タイミングを示すものであつて６非制薗クロ
ツクＮＣＬによりフエーズＡＰＨ〜ＣＰＨ（第２図に於
けるフエーズＡ−Ｃと等価）６制薗クロツクＣＣＬによ
りタイミングＡＴＭ〜ＣＴＭが定められ、フエーズＣＰ
Ｈ−ＢＰＨがリードサイクルとなり、リードデータに対
する誤り検出信号が得られると．制（財）クロツクＣＣ
Ｌは一時停止され．且つフエーズＣＰＨの次にダミーフ
エーズＤＰＨが挿入される。そして誤りビツト指示信号
が前述の如くハミングチエツク回路ＨＣＫから修正ゲー
ト回路ＥＣＧに加えられて、修正ゲート回路ＥＣＧに於
いてリードデータの誤り訂正が行なわれ、フエーズＤＰ
・Ｈ，ＡＰＨ，ＢＰＨのライトサイクルに於いて誤り訂
正されたライトデータが書込レジスタＷＲＥＧにセツト
された後メモリＭＥＭに書込まれる。即ちリードサイク
ルの後に直ちにライトサイクルとなる場合は，誤り訂正
処理を行なう時間がとれないが．前述の如く制闘クロツ
クＣＣＬを一時停止し、且つダミーフエーズＤＰＨを挿
入することにより．誤り訂正処理を行なう時間がとれて
６正しく訂正したデータを再書込みすることができる。
前述の制御クロツクＣＣＬ及び非制脚クロツクＮＣＬは
．第４図に示すクロツク制闘回路から得ることができる
ものであり．同図に於いて，．０ＳＣは発振器６ＡＭＰ
１はクロツク増幅器．ＡＭＰ２はアンド回路及びクロツ
ク増幅器、ＦＦｌ〜ＦＦ４はフエーズ用のフリツプフロ
ツプ．ＦＦ５〜ＦＦ７はタイミング用のフリツプフロツ
プでちり、ハミングチエツク回路ＨＣＫからの誤り検出
信号ＥＲが６０”の場合６制闘クロツクＣＣＬ６非制闘
クロツクＮＣＬは同期して連続的に発生し、非制脚クロ
ツクＮＣＬによりフリツプフロツプＦＦｌ〜ＦＦ３が順
次セツトされることによりフエーズＡＰＨ−ＣＰＨが定
まり，フリツプフロツプＦＦ４がセツトされることはな
い。
る。前述の読出動作に於いて６誤りが検出されると、誤
り自動訂正か行なわれて再書込みが行なわれる。第３図
はその動作タイミングを示すものであつて６非制薗クロ
ツクＮＣＬによりフエーズＡＰＨ〜ＣＰＨ（第２図に於
けるフエーズＡ−Ｃと等価）６制薗クロツクＣＣＬによ
りタイミングＡＴＭ〜ＣＴＭが定められ、フエーズＣＰ
Ｈ−ＢＰＨがリードサイクルとなり、リードデータに対
する誤り検出信号が得られると．制（財）クロツクＣＣ
Ｌは一時停止され．且つフエーズＣＰＨの次にダミーフ
エーズＤＰＨが挿入される。そして誤りビツト指示信号
が前述の如くハミングチエツク回路ＨＣＫから修正ゲー
ト回路ＥＣＧに加えられて、修正ゲート回路ＥＣＧに於
いてリードデータの誤り訂正が行なわれ、フエーズＤＰ
・Ｈ，ＡＰＨ，ＢＰＨのライトサイクルに於いて誤り訂
正されたライトデータが書込レジスタＷＲＥＧにセツト
された後メモリＭＥＭに書込まれる。即ちリードサイク
ルの後に直ちにライトサイクルとなる場合は，誤り訂正
処理を行なう時間がとれないが．前述の如く制闘クロツ
クＣＣＬを一時停止し、且つダミーフエーズＤＰＨを挿
入することにより．誤り訂正処理を行なう時間がとれて
６正しく訂正したデータを再書込みすることができる。
前述の制御クロツクＣＣＬ及び非制脚クロツクＮＣＬは
．第４図に示すクロツク制闘回路から得ることができる
ものであり．同図に於いて，．０ＳＣは発振器６ＡＭＰ
１はクロツク増幅器．ＡＭＰ２はアンド回路及びクロツ
ク増幅器、ＦＦｌ〜ＦＦ４はフエーズ用のフリツプフロ
ツプ．ＦＦ５〜ＦＦ７はタイミング用のフリツプフロツ
プでちり、ハミングチエツク回路ＨＣＫからの誤り検出
信号ＥＲが６０”の場合６制闘クロツクＣＣＬ６非制闘
クロツクＮＣＬは同期して連続的に発生し、非制脚クロ
ツクＮＣＬによりフリツプフロツプＦＦｌ〜ＦＦ３が順
次セツトされることによりフエーズＡＰＨ−ＣＰＨが定
まり，フリツプフロツプＦＦ４がセツトされることはな
い。
又制御クロツクＣＣＬによりフリツプフロツプＦＦ５〜
ＦＦ７が順次セツトされタイミングＡＴＭ−ＣＴＭが定
まる。従つて前述のフエーズＡＰＨ−ＣＰＨに従つてり
一ドサイクル，ライトサイクルが定まることにより．メ
モリＭＥＭのアクセスタイミング等の制闘が行なわれて
制脚プログラムの読出しが行なわれる。又ハミングチエ
ツク回路ＨＣＫから誤り検出信号ＥＲが得られると．ア
ンド回路及びクロツク増幅器ＡＭＰ２の出力即ち制御ク
ロツクＣＣＬを１個だけ停止することになる。この検出
信号ＥＲが得られるタイミングがＣＴＭ′（′あるから
、フリツプJャ鴻cプＦＦ７がセツト状態となつている。
又非制御クロツクＮＣＬは連続的に発生するが．誤り検
出信号ＥＲが″Ｆ゛となると、フリツプフロツプＦＦ３
とフリツプフロツプＦＦｌとの間のゲート回路が閉じら
れ、且つフリップフロップ丁Ｔ３とフリツプフロツプＦ
Ｆ４との間のゲート回路が開くので．フエーズＣＰＨの
次にはフリツプフロツプＦＦｌの代わりにフリツプフロ
ツプＦＦ４がセツトされてダミーフエーズＤＰＨとなる
。そしてこのダミーフエーズＤＰＨの次はフリツプフロ
ツプＦＦｌがセツトされるのでフエーズＡＰＨとなる。
即ち誤り検出信号ＥＲが′″１゛となることにより制両
クロツクＣＣＬが１個中止され、且つダミーフエーズＤ
ＰＨが挿入されることになる。なお制闘クロツクＣＣＬ
を停止させるのは一定時間であるから１個以上とするこ
とも勿論可能であり、その場合は制ｍｌクロツクＣＣＬ
の停止期間タイミングＣＴＭとなるから．制御クロツク
ＣＣＬの停止個数に従つたフリツプフロツプをフリツプ
フロツプＦＦ４に対応させて設けることによりダミーフ
エーズを更に挿入することができ．再び制闘クロツクＣ
ＣＬを供給したときに、タイミングとフエーズとが一致
することになる。前述の制薗クロツクＣＣＬの停止期間
に於いて．必要な自動訂正の処理が行なわれるもので、
その処理は非制御クロツクＮＣＬが継続的に供給される
ので問題はない。
ＦＦ７が順次セツトされタイミングＡＴＭ−ＣＴＭが定
まる。従つて前述のフエーズＡＰＨ−ＣＰＨに従つてり
一ドサイクル，ライトサイクルが定まることにより．メ
モリＭＥＭのアクセスタイミング等の制闘が行なわれて
制脚プログラムの読出しが行なわれる。又ハミングチエ
ツク回路ＨＣＫから誤り検出信号ＥＲが得られると．ア
ンド回路及びクロツク増幅器ＡＭＰ２の出力即ち制御ク
ロツクＣＣＬを１個だけ停止することになる。この検出
信号ＥＲが得られるタイミングがＣＴＭ′（′あるから
、フリツプJャ鴻cプＦＦ７がセツト状態となつている。
又非制御クロツクＮＣＬは連続的に発生するが．誤り検
出信号ＥＲが″Ｆ゛となると、フリツプフロツプＦＦ３
とフリツプフロツプＦＦｌとの間のゲート回路が閉じら
れ、且つフリップフロップ丁Ｔ３とフリツプフロツプＦ
Ｆ４との間のゲート回路が開くので．フエーズＣＰＨの
次にはフリツプフロツプＦＦｌの代わりにフリツプフロ
ツプＦＦ４がセツトされてダミーフエーズＤＰＨとなる
。そしてこのダミーフエーズＤＰＨの次はフリツプフロ
ツプＦＦｌがセツトされるのでフエーズＡＰＨとなる。
即ち誤り検出信号ＥＲが′″１゛となることにより制両
クロツクＣＣＬが１個中止され、且つダミーフエーズＤ
ＰＨが挿入されることになる。なお制闘クロツクＣＣＬ
を停止させるのは一定時間であるから１個以上とするこ
とも勿論可能であり、その場合は制ｍｌクロツクＣＣＬ
の停止期間タイミングＣＴＭとなるから．制御クロツク
ＣＣＬの停止個数に従つたフリツプフロツプをフリツプ
フロツプＦＦ４に対応させて設けることによりダミーフ
エーズを更に挿入することができ．再び制闘クロツクＣ
ＣＬを供給したときに、タイミングとフエーズとが一致
することになる。前述の制薗クロツクＣＣＬの停止期間
に於いて．必要な自動訂正の処理が行なわれるもので、
その処理は非制御クロツクＮＣＬが継続的に供給される
ので問題はない。
又制闘クロツクＣＣＬが停止したとしても、僅かである
から、全体の回線制御に及ぼす影響は無視できるもので
ある。前述の制闘クロツクＣＣＬは例えばアドレスレジ
スタＡＤＲＥＧ，読出レジスタの一部に供給され，非制
闘クロツクＮＣＬは書込レジスタＷＲＥＧ，修正ゲート
回路ＥＣＧ等に供給される。又メモリがＭＯＳダィナミ
ツク型メモリの場合．リフレツシユ動作が必要になるが
、このような動作は非制闘クロツクＮＣＬを用いて制御
される。以上説明したように，本発明は通信制帥方式等
に於けるように６メモリＭＥＭのリードサイクルライト
サイクルがフエーズによつて定められている場合，メモ
リＭＥＭのリードデータの誤り検出信号が寿られたとき
に、クロツクを一定時間停止し．且つダミーフエーズを
挿入することにより，その間にリードデータの誤りの自
動訂正を行なうことができ，訂正された正しいデータを
クロツクの再供給によりメモリＭＥＭに再書込みするこ
とができる。
から、全体の回線制御に及ぼす影響は無視できるもので
ある。前述の制闘クロツクＣＣＬは例えばアドレスレジ
スタＡＤＲＥＧ，読出レジスタの一部に供給され，非制
闘クロツクＮＣＬは書込レジスタＷＲＥＧ，修正ゲート
回路ＥＣＧ等に供給される。又メモリがＭＯＳダィナミ
ツク型メモリの場合．リフレツシユ動作が必要になるが
、このような動作は非制闘クロツクＮＣＬを用いて制御
される。以上説明したように，本発明は通信制帥方式等
に於けるように６メモリＭＥＭのリードサイクルライト
サイクルがフエーズによつて定められている場合，メモ
リＭＥＭのリードデータの誤り検出信号が寿られたとき
に、クロツクを一定時間停止し．且つダミーフエーズを
挿入することにより，その間にリードデータの誤りの自
動訂正を行なうことができ，訂正された正しいデータを
クロツクの再供給によりメモリＭＥＭに再書込みするこ
とができる。
その場合、ダミーJャGーズの次のフエーズによつて定ま
る周期をライトサイクルとすることができるので６再書
込みの為の持ち時間は６自動訂正に要するダミーフエー
ズＤＰＨの時間となり．無駄時間が生じないものとなる
。
る周期をライトサイクルとすることができるので６再書
込みの為の持ち時間は６自動訂正に要するダミーフエー
ズＤＰＨの時間となり．無駄時間が生じないものとなる
。
第１図は本発明の実施例のプロツク線図６第２図は正常
時の読出し及び書込みの動作タイミング説明図、第３図
は誤り検出により自動訂正して再書込みを行なう場合の
動作タイミング説明図、第４図は本発明の実施例のクロ
ツク制御回路のプロツク線図である。 ＭＥＭはメモリ，ＨＣＧはハミングチエツクビツト作成
回路．ＷＲＥＧは書込レジスタ．．ＡＤＲＥＧはアドレ
スレジスタ、ＣＯＮＴはメモリ制御回路，ＲＲＥＧは読
出しレジスタ．ＨＣＫはハミングチエツク回路．ＥＣＧ
は修正ゲート回路である。
時の読出し及び書込みの動作タイミング説明図、第３図
は誤り検出により自動訂正して再書込みを行なう場合の
動作タイミング説明図、第４図は本発明の実施例のクロ
ツク制御回路のプロツク線図である。 ＭＥＭはメモリ，ＨＣＧはハミングチエツクビツト作成
回路．ＷＲＥＧは書込レジスタ．．ＡＤＲＥＧはアドレ
スレジスタ、ＣＯＮＴはメモリ制御回路，ＲＲＥＧは読
出しレジスタ．ＨＣＫはハミングチエツク回路．ＥＣＧ
は修正ゲート回路である。
Claims (1)
- １ 常時動作する非制御クロックに複数のフェーズを、
また一時的に停止可能な制御クロックに複数のタイミン
グを対応させ、通常は、該フェーズと該タイミングは同
期して遷移し、複数のフェーズより形成されたリードサ
イクルとライトサイクルとを交互に有し、リードサイク
ル内のフェーズでメモリよりデータを読出すと共に、次
のライトサイクル内のフェーズで該メモリに書込みデー
タを書込むメモリ制御方式で、メモリ読出し書込みおよ
びメモリ読出し誤り制御は非制御クロックで動作し、メ
モリ読出しデータを利用する回路は制御クロックで動作
し、前記メモリからのリードデータの誤りが検出された
とき、制御クロックを一定時間停止し、読出しデータの
使用を一時凍結させると共に該非制御クロックに対応し
たフェーズにダミーフェーズを挿入し、その間に前記リ
ードデータの誤りを訂正して正しいデータとすると共に
、その後フェーズとタイミングが同期した時点より前記
制御クロックを再び供給して前記ライトサイクル内の前
記フェーズで、前記正しいデータを前記メモリに書込む
ことを特徴とする誤り自動訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP75998A JPS5925317B2 (ja) | 1974-12-26 | 1974-12-26 | 誤り自動訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP75998A JPS5925317B2 (ja) | 1974-12-26 | 1974-12-26 | 誤り自動訂正方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5176037A JPS5176037A (ja) | 1976-07-01 |
| JPS5925317B2 true JPS5925317B2 (ja) | 1984-06-16 |
Family
ID=11489247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP75998A Expired JPS5925317B2 (ja) | 1974-12-26 | 1974-12-26 | 誤り自動訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5925317B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129334A (en) * | 1976-04-23 | 1977-10-29 | Nec Corp | Memor |
| JPS5674898A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Interleave control circuit of memory which performs error correction |
| US4317201A (en) * | 1980-04-01 | 1982-02-23 | Honeywell, Inc. | Error detecting and correcting RAM assembly |
| JPS59218556A (ja) * | 1983-05-27 | 1984-12-08 | Fujitsu Ltd | マイクロプログラム制御方式 |
| JPH0215347A (ja) * | 1988-07-04 | 1990-01-19 | Nec Corp | メモリー装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4892836U (ja) * | 1972-02-12 | 1973-11-07 |
-
1974
- 1974-12-26 JP JP75998A patent/JPS5925317B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5176037A (ja) | 1976-07-01 |
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