JPS59218556A

JPS59218556A - マイクロプログラム制御方式

Info

Publication number: JPS59218556A
Application number: JP58093538A
Authority: JP
Inventors: Katsumi Onishi; 克己大西
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1983-05-27
Filing date: 1983-05-27
Publication date: 1984-12-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（ａｌ　　発明の技術分野マイクロプログラム制御でパイプライン処理を行うデー
タ処理装置において、読み出した制御語にエラーが発生
した時の処理方式に関す。

ｆｂｌ　　技術の背景最近のデータ処理装置の高集積化に伴い、その論理部と
ランダムアクセスメモリで構成される制御メモリとの間
に速度差が出てきた為、］マシンサイクル内で制御語を
読み出し、誤り訂正符号によるチェック機構でチェック
し、■ビットエラーの時は修正して、修正データを制御
語として使うことができない状態となってきた。

特に、パイプライン処理を行うデータ処理装置において
、１つの命令をマルチフローに展開して処理する場合が
あるが、この時該命令のりトライが可能なポイント（未
だ、オペランドアドレスの書き込みを行っていない時点
）を過ぎてから、制御語に１ビツトエラーが検出される
と、命令のりトライを行うのが困難となる問題があった
。

従って、命令のりトライが可能なポイントを過ぎてから
、制御語の１ビツトエラーが検出されても、命令のりト
ライを行うことなく、パイプライン処理を続行できる方
法が要望されていた。

（Ｃ１従来技術と問題点マイクロプログラム制御でパイプライン処理を行うデー
タ処理装置において、制御語を読み出し、誤り訂正符号
による誤り訂正機構（［ＩＣＣ＞により、１ビットエラ
ーが検出された時の処理方法として、これ迄採られてき
た方法を以下に述べる。

即ち、一般にパイプライン処理を行うデータ処理装置に
おいては、１つの命令をマルチフローに展開して処理す
る場合、例えばオペランドアドレスの計算が終わって、
ペースレジスタへの書き込みが終わった所で、上記１ビ
ツトエラーが検出されると、そのマルチフローに展開さ
れている命令を最初からリトライすることができない場
合があり、この時は障害割り込みに処理を移して、該命
令に関連するジョブを放棄するか、該ジョブがオペレイ
ティングシステム（Ｏ３）レヘルの場合は、システムダ
ウンとなるので、初期プログラムロードから再実行する
ソフトリトライ等で対処する方法しか対処法がなかった
。

ｆｄｌ　　発明の目的本発明は上記従来の欠点に鑑み、マイクロプログラム制
御でパイプライン処理を行うデータ処理装置において、
制御メモリの障害に伴うソフトウェア負担をハードウェ
アで対処する方法を提供することを目的とするものであ
る。

ｔｅ＋　　発明の構成そしてこの目的は、本発明によれば：（１１マイクロプログラム制御でパイプライン処理を行
うデータ処理装置において、制御語を読み出し、１ビツ
トエラーを検出した処理フローにのみパイプラインイン
ターロックをかけ、インターロック中に該制御語の修正
を行い、上記インターロックを解除してパイプライン処
理を続行させる。

＋２１　　＋１１項記載のマイクロプログラム制御方式
において、２ビツトエラーを検出した時、２ビツトエラ
ーを検出した処理フローにのみパイプラインインターロ
ックをかけ、インターロック中に該制御語の再読み出し
を行い、若し２ビツトエラーにならなければ、上記イン
ターロックを解除してパイプライン処理を続行させる。

＋３１　　＋２１項記載のマイクロプログラム制御方式
において、制御語の再読み出しを行い、再度２ビツトエ
ラーが検出された時、パイプラインで演算されている命
令のりトライが可能な時のみ、該命令のりトライを実行
させるように制御する。

方法を提供することによって達成され、マイクロプログ
ラム制御でパイプライン処理を行うデータ処理装置にお
いて、１つの命令がマルチフローに展開されて処理され
ている場合、該命令のリトライが不可能なポイントで、
制御語のエラーが検出されても、パイプライン処理を続
行できる利点を持つ。

Ｔｆｌ　　発明の実施例以下本発明の実施例を図面によって詳述する。

第１図が本発明の一実施例を示す図であり、（１）がそ
のタイムチャートであり、（２）がブロック図である。

図面（１）において、各フローは１つの命令をマルチフ
ローに展開して処理する場合の、それぞれのフローを示
しており、ｒｃｓ１ビットエラーフロー」において、制
御メモリから読み出した制御語に１ビツトエラーが検出
されたことを示している。

そして、Ｄ、Ｒ，Ａ、Ｂｌ、Ｂ２．Ｅ、Ｗ、　　はパイ
プライン処理の各ステージを示したものであり、Ｄは命
令のデコード、Ｒはバッファメモリ又は主記憶装置に対
するメモリアクセス要求を出す処理。

Ａはオペランドアドレス計算、　Ｂ１．Ｂ２はバッファ
メモリからの読み出し、Ｅは演算の実行、Ｗは演算結果
の書き込み、をそれぞれ示している。

図面（２）において、１は制御メモリのアドレスレジス
タ（ＣＳＡＲ）　；　２は制御Ｊ−Ｆ：＋）　　（Ｃ３
）　、　３は制御メモリリードレジスク（Ｃ５ＲＲ）　
、　４は誤り訂正符号による誤りチェック機構（ＥＣＣ
チェック）。

５は１ビツトエラーが検出された時にオンにセットされ
るランチで、該誤りを訂正する誤り訂正機構（ＥＣＣコ
レクト）４１を起動する信号として用いられ、コレクト
完了信号（Ｅ　）でリセ・ノドされる６はＥＣＣコレク
トデータレジスタ（Ｃ３ＣＤＲ）　、　３１は誤り訂正
符号による誤りチェ・ツク・訂正機構（４、４１）で検
出、訂正された制御語をストアするコレクトデータレジ
スタ（（：５ＣＤＲ）　＋’　１１は制御メモリのアド
レスをキープしておくキープレジスフ（Ｃ３ＡＲＣ）で
ある。　ここで、ｌｌ）、　１２）を参照しながら制御
メモリから読み出した制御語に１ビ・ノドエラーが検出
されたときの、本発明による処理手順を説明する。

先ず、該１ビツトエラーを検出したフローＧこ着目する
と、このフローのみインター口・ツクされ、Ｒｗステー
ジが３サイクル続いて、Ｄステージを含めた４サイクル
が本発明によるコレクトサイクルとなる。このコレクト
サイクルを拡大し、フ゛ロック図で示した本発明の一実
施例と対応ずすしたのが（２）の図面である。

今、Ｄステージにおいて、アドレスレジスタ（Ｃ５ＡＲ
）　１にセントされた制御メモリのアドレスに従って、
制御語が読み出され、次のＲステージの最初で制御メモ
リリードレジスタ（Ｃ５ＲＲ）　３にセントされ、誤り
チェック機構（ＥＣＣチェック）４でチェックされる。

この誤りチェック機構（ＥＣＣチェック）４によるチェ
ックで１ビツトエラーが検出されると、ランチ５をオン
にすると同時に、パイプライン処理をインターロックし
く即ち、ＲステージはＲｗとなる）後続フローのＤステ
ージも待ち合わせ状態のＤｗとする。

続く、Ｒステージ（実際はＲＷステージ）において、１
ビツトエラーの制御語を誤り訂正符号による誤り訂正機
構（ＥＣＣコレクト）４１によってコレクトし・ＥＣＣ
コレクトデータレジスタ（Ｃ３ＣＤＲ）６にセットする
。

次のＲＷステージでは、Ｄステージにおいてキープレジ
スフ（Ｃ３ＡＲＣ）　１１にキープしておいた制御メモ
リ２のアドレスを用いて、コレクトデータ（ＣＤ）の制
御メモリ２への書き込みを行うと同時に、コレクトデー
タレジスタ（Ｃ３ＣＤＲ）　３１にセソトシてインター
ロックを解除し、元のパイプライン処理に戻るよ・）に
制御される。

以上、説明したり、Ｒｗ、Ｒｗ、Ｒｗの４サイクルがコ
レクトサイクルであり、１ビツトエラーの検出、コレク
ト、書き込み迄が実行され、以降ばコレクトデータレジ
スタ（Ｃ３ＣＤＲ）　３１に蓄積されている正しい制御
語によって、該１ビットエラーの発生したｒｃｓ１ビッ
トエラーフロー」の残りの処理を続行完了する。

このフローで１ビツトエラーが検出された時点は、図面
（１）から明らかな如く、マルチフローに展開された命
令の第１フローでオペランドアドレスの計算結果を書き
込むステージ（Ｗ）が終わった後であり、従来方式では
本命令のす］・ライはできなかったケースであるが、本
発明によれば、エラーの検出されたフローののをインタ
ーロックし、エラーの発生した制御語のコレクトが終わ
った時点で、上記インターロックを解除するだけで、該
命令のりトライをする必要もなく、該命令に関する一連
のマルチフローを実行、完了さゼるごとかできる。

第２図は制御メモリ（Ｃ３）　２より読み出された制御
語に誤り訂正のできない２ビツトエラーが発生した場合
の実施例をタイムチャートでのみ示した図である。

２ピツ１〜エラーの場合は、該エラーの訂正はできない
が、間欠障害で再読の出しをすれば、エラーが検出され
ない場合があるので、該２ビットエラーの発生したフロ
ーｒＣＳ２ビットエラーフロー」のみ、２ビツトエラー
の検出時点でインターロックをかけ、第１図で説明した
ＥＣＣチェックステージ（Ｒｗ）の次のステージ（第２
のＲｗ）で制御メモリの再読み出しを行うように制御す
る。

この再読み出しの結果、誤りの出方によって以下の処理
を行う。

■制御メモリの再読み出しでエラーが検出されなければ
、その侭峻フローを続行するように制御する。

■制御メモリの再読み出しで１ビ・ノドエラーが検出さ
れた時は、第１図で説明した制御語のコレクトを行って
から、該フローを続行するように制御する。

■制御メモリの再読み出しで、再び２ビ・ノドエラーが
検出された時は、図示していない２ビ・ノドエラーカウ
ンタをカウントアツプして、再読み出しを繰り返す。そ
して、上記エラーカウンタがメ′−へフローした時点が
、第２図に示しである命令りトライ可能ポイント内であ
れば、該命令のりトライを行うが、上記時点がリトライ
可能ポイン１−外であると、プログラムを割り込み処理
に移し、関連ジジブの放棄を行うか、初期プログラムロ
ーディングを介したソフトリトライを行うように制御す
る。

元々、命令のりトライ処理では、ノぐイブライン機構の
総てをクリアして実行されるので、上記のように命令の
りトライを行うことにより、上記２ビツトエラーが、例
えば制御メモリの周辺回路に起因しているような場合等
、す１−ライによって当該命令の実行を完了できる可能
性がある。

尚、第２図で示されている命令リトライ可能ポイントは
、マルチフローに展開されている１つの命令の第１フロ
ーで処理される第１オペランドアドレス計算の結果が、
ペースレジスタに盲き込まれるＷステージ以前であって
、少なくとも次のフロー以降において、制御メモリ　（
Ｃ５）　２から制御語が読み出され、誤りチェック機構
（ＥＣＣチェック）４でチェックされ、２ビットエラー
が検出されパイプライン処理にインターロックがかかる
以降の範囲となるので図示（斜線で示しである）の通り
となる。

又、第２図において説明した、制御メモリの再読み出し
に関連するハードウェア機構については、特に図示しな
かったが、２ビツトエラーが検出されたことを示す信号
で、第１図の（２）で示しているブロック図のＤステー
ジの最初に戻すルーＩ・を考えれば良いことは充分理解
できることである。

（ｇｌ　　発明の効果以上詳細に説明したように、本発明によればマイクロプ
ログラム制御でパイプライン処理を行うデータ処理装置
において、制御語を読み出し、エラーが検出されると、
そのエラーを検出したフローのみにインターロックをか
け、制御語の訂正を行うか、或いは制御メモリの再読み
出しにより、正しい制御語が得られた時、その時点で上
記インターロックをＭ除し“て、該フローを続行させる
ことにより、命令のりトライが不可能なポイントでエラ
ーが検出されても、パイプライン処理に影響を与えない
という効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図である。図面において、１はアドレスレジスタ（Ｃ３ＡＲ）　。２は制御メモリ　（Ｃ３）　、　３は制御メモリリード
レジスタ（Ｃ３ＲＩＩ）　、　４は誤りチェ・ツク機構
（ＥＣＣチェック）、５はラッチ、６はＥＣＣコレクト
デ＝データスタ（Ｃ３Ｃ［ＩＲ）　、　１１はキープレ
ジスタ（Ｃ３ＡＲＣ）　、　３１はコレクトデータレジ
スフ（Ｃ５ＣＤＲ）　。４１は誤り訂正機構（ＥＣＣコレクト）、ＣＴは誤り訂
正機構（ＥＣＣコレク１−）を起動する信号、Ｅはコレ
クト完了信号、ＣＤは制御語のコレクトデータ。をそれぞれ示す。拳　１　　図Ｄ　　　　　ＲＡ　　　　８１　　　　Ｂ２　　　　　
ｅ　　　　ｗゝ、事２図２９７−

Claims

【特許請求の範囲】＋１１　　マイクロプログラム制御でパイプライン処理
を行うデータ処理装置において、制御語を読み出し、１
ビツトエラーを検出した処理フローにのみパイプライン
インターロックをかけ、インターロック中に該制御語の
修正を行い、上記インターロックを解除してパイプライ
ン処理を続行させるム制御方式において、２ビツトエラ
ーを検出した時、２ビットエラーを検出した処理フロー
にのみパイプラインインターロックをかけ、インターロ
ック中に該制御語の再読み出しを行い、若し２ビツトエ
ラーにならなければ、上記インターロックを解除してパ
イプライン処理を続行させることを特徴とするマイクロ
プログラム制御方式。（３）特許端り囲（２）項記載のマイクロプログラム制
御方式において、制御語の再読み出しを行い、再度２ビ
ツトエラーが検出された時、パイプラインで演算されて
いる命令のりトライが可能な時のみ、該命令のりトライ
を実行させるように制御することを特徴とするマイクロ
プログラム制御方式。