JPS63314649A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS63314649A JPS63314649A JP62150585A JP15058587A JPS63314649A JP S63314649 A JPS63314649 A JP S63314649A JP 62150585 A JP62150585 A JP 62150585A JP 15058587 A JP15058587 A JP 15058587A JP S63314649 A JPS63314649 A JP S63314649A
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- JP
- Japan
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- circuit
- instruction
- error
- arithmetic processing
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- Prior art date
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- Granted
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- 238000001514 detection method Methods 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 abstract 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特にデータ処理装置の
エラーリカバリに関する。
エラーリカバリに関する。
更米且薯
データ処理装置においては、演算処理回路に訂正可能な
エラーが生じたときに、演算処理回路のみを停止させて
そのエラーの訂正を行い、そのエラーの生じた場所から
構成される装置がある。
エラーが生じたときに、演算処理回路のみを停止させて
そのエラーの訂正を行い、そのエラーの生じた場所から
構成される装置がある。
この様なデータ処理装置では、命令先取り回路から演算
処理回路に命令を転送するときに、演算処理回路に訂正
可能なエラーが生じてこの演算処理回路が停止しても、
命令先取り回路は停止しないようになっているので、命
令の転送が終了したものと判断してしまうと共に、また
、そのエラーが生じたときの命令を演算処理回路は受取
れなくなってしまっている。このような装置では、上述
のようなエラーが生ずるとエラーを報告し、装置がダウ
ンしてしまっていた。
処理回路に命令を転送するときに、演算処理回路に訂正
可能なエラーが生じてこの演算処理回路が停止しても、
命令先取り回路は停止しないようになっているので、命
令の転送が終了したものと判断してしまうと共に、また
、そのエラーが生じたときの命令を演算処理回路は受取
れなくなってしまっている。このような装置では、上述
のようなエラーが生ずるとエラーを報告し、装置がダウ
ンしてしまっていた。
このような従来のデータ処理装置では、命令先取り回路
から演算処理回路への命令の転送時に演算処理回路に訂
正可能なエラーが生ずると、エラーを報告してダウンし
てしまっていたので、装置の信頼性が悪いという欠点が
ある。
から演算処理回路への命令の転送時に演算処理回路に訂
正可能なエラーが生ずると、エラーを報告してダウンし
てしまっていたので、装置の信頼性が悪いという欠点が
ある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、装置のダウンを抑えて信頼性を向上させ
ることができるデータ処理装置の提供を目的とする。
されたもので、装置のダウンを抑えて信頼性を向上させ
ることができるデータ処理装置の提供を目的とする。
発明の構成
本発明によるデータ処理装置は、命令を先取りする命令
先取り回路と、前記命令先取り回路から転送された前記
命令を実行する演算処理回路とを有するデータ処理装置
であって、前記演算処理回路における訂正可能なエラー
の発生を検出する検出手段と、前記検出手段の検出結果
を格納する格納手段とを設け、前記検出手段により前記
エラーの発生が検出され、前記格納手段に前記エラーの
発生が格納されていないときに、前記命令先取り回路に
前記エラーが発生した命令から再度命令の先取りを行わ
せるようにしたことを特徴とする。
先取り回路と、前記命令先取り回路から転送された前記
命令を実行する演算処理回路とを有するデータ処理装置
であって、前記演算処理回路における訂正可能なエラー
の発生を検出する検出手段と、前記検出手段の検出結果
を格納する格納手段とを設け、前記検出手段により前記
エラーの発生が検出され、前記格納手段に前記エラーの
発生が格納されていないときに、前記命令先取り回路に
前記エラーが発生した命令から再度命令の先取りを行わ
せるようにしたことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、本発明の一実施例によるデータ処理装
置は、命令先取り回路１と、演算処理回路２と、スター
ト信号作成回路３と、演算処理ホールド回路４と、エラ
ーインジケータ５と、アンド回路６．７とにより構成さ
れている。
る。図において、本発明の一実施例によるデータ処理装
置は、命令先取り回路１と、演算処理回路２と、スター
ト信号作成回路３と、演算処理ホールド回路４と、エラ
ーインジケータ５と、アンド回路６．７とにより構成さ
れている。
命令先取り回路１は図示せぬ制御メモリから命令の先取
りを行い、命令先取り回路１で先取りされた命令は、ス
タート信号作成回路３からの出力信号のタイミングによ
り演算処理回路２に転送される。演算処理回路２では命
令先取り回路１から転送された命令の処理を行う。ま・
た、スタート信号作成回路３は命令先取り回路１で命令
の先取りが終了したこと、および、演算処理回路２の先
行命令の処理が終了したことを検出することによって演
算スタート信号を出力する。
りを行い、命令先取り回路１で先取りされた命令は、ス
タート信号作成回路３からの出力信号のタイミングによ
り演算処理回路２に転送される。演算処理回路２では命
令先取り回路１から転送された命令の処理を行う。ま・
た、スタート信号作成回路３は命令先取り回路１で命令
の先取りが終了したこと、および、演算処理回路２の先
行命令の処理が終了したことを検出することによって演
算スタート信号を出力する。
演算処理ホールド回路４は演算処理回路２における訂正
可能なエラーの発生を検出すると、演算処理回路２に演
算処理ホールド信号を出力し、演算処理回路２中のレジ
スタ（図示せず）の更新を抑止する。エラーインジケー
タ５は演算処理ホールド回路４での演算処理回路２にお
ける訂正可能なエラーの発生の検出を記憶する。
可能なエラーの発生を検出すると、演算処理回路２に演
算処理ホールド信号を出力し、演算処理回路２中のレジ
スタ（図示せず）の更新を抑止する。エラーインジケー
タ５は演算処理ホールド回路４での演算処理回路２にお
ける訂正可能なエラーの発生の検出を記憶する。
アンド回路６はスタート信号作成回路３からの演算スタ
ート信号と、演算処理ホールド回路４からの演算処理ホ
ールド信号と、エラーインジケータ５からの出力信号の
反転値との論理積演算を行い、その演算結果を命令先取
り回路１とエラーインジケータ５とに出力する。
ート信号と、演算処理ホールド回路４からの演算処理ホ
ールド信号と、エラーインジケータ５からの出力信号の
反転値との論理積演算を行い、その演算結果を命令先取
り回路１とエラーインジケータ５とに出力する。
アンド回路７はスタート信号作成回路３からの演算スタ
ート信号と、演算処理ホールド回路４がらの演算処理ホ
ールド信号と、エラーインジケータ５からの出力信号と
の論理積演算を行い、その演算結果を図示せぬ上位装置
に出力する。
ート信号と、演算処理ホールド回路４がらの演算処理ホ
ールド信号と、エラーインジケータ５からの出力信号と
の論理積演算を行い、その演算結果を図示せぬ上位装置
に出力する。
命令先取り回路１から演算処理回路２に命令が転送され
るときに、演算処理回路２において訂正可能なエラーが
生じたとする。このときエラーインジケータ５がオフで
あれば、すなわち、エラーインジケータ５に演算処理回
路２における訂正可能なエラーの発生の検出が記憶され
ていなければ、スタート信号作成回路３から演算スター
ト信号が出力される。同時に、演算処理ホールド回路４
がら演算処理ホールド信号が出力されているため、アン
ド回路６の出力がオンとなり、命令先取り回路１に、転
送中に演算処理回路２において訂正可能なエラーが生じ
たときの命令から再度先取りを行うように指示する。
るときに、演算処理回路２において訂正可能なエラーが
生じたとする。このときエラーインジケータ５がオフで
あれば、すなわち、エラーインジケータ５に演算処理回
路２における訂正可能なエラーの発生の検出が記憶され
ていなければ、スタート信号作成回路３から演算スター
ト信号が出力される。同時に、演算処理ホールド回路４
がら演算処理ホールド信号が出力されているため、アン
ド回路６の出力がオンとなり、命令先取り回路１に、転
送中に演算処理回路２において訂正可能なエラーが生じ
たときの命令から再度先取りを行うように指示する。
命令先取り回路１は転送中に演算処理回路２において訂
正可能なエラーが生じたときの命令から再度先取りを開
始する。また、このとき、エラーインジケータ５はアン
ド回路６の出力がオンとなることにより、オンにセット
される。
正可能なエラーが生じたときの命令から再度先取りを開
始する。また、このとき、エラーインジケータ５はアン
ド回路６の出力がオンとなることにより、オンにセット
される。
命令先取り回路１から演算処理回路２に命令が転送され
るときに、演算処理回路２において訂正可能なエラーが
生じた場合、エラーインジケータ５がオンであれば、す
なわち、エラーインジケータ５に演算処理回路２におけ
る訂正可能なエラーの発生の検出が記憶されていれば、
アンド回路６の出力はオフとなるため、命令先取り回路
１は転送中に演算処理回路２において訂正可能なエラー
が生じたときの命令から再度先取りを行うことはない。
るときに、演算処理回路２において訂正可能なエラーが
生じた場合、エラーインジケータ５がオンであれば、す
なわち、エラーインジケータ５に演算処理回路２におけ
る訂正可能なエラーの発生の検出が記憶されていれば、
アンド回路６の出力はオフとなるため、命令先取り回路
１は転送中に演算処理回路２において訂正可能なエラー
が生じたときの命令から再度先取りを行うことはない。
また、このとき、スタート信号作成回路３から演算スタ
ート信号が出力され、演算処理ホールド回路４から演算
処理ホールド信号が出力されていれば、エラーインジケ
ータ５がオンであるので、アンド回路７の出力はオンと
なり、上位装置にエラーを報告する。すなわち、エラー
インジケータ５は命令先取り回路１に３回以上同じ命令
の先取りを行わせないようにするために設けられている
。
ート信号が出力され、演算処理ホールド回路４から演算
処理ホールド信号が出力されていれば、エラーインジケ
ータ５がオンであるので、アンド回路７の出力はオンと
なり、上位装置にエラーを報告する。すなわち、エラー
インジケータ５は命令先取り回路１に３回以上同じ命令
の先取りを行わせないようにするために設けられている
。
このように、演算処理ホールド回路４が演算処理回路２
における訂正可能なエラーの発生を検出し、エラーイン
ジケータ５に演算処理回路２における訂正可能なエラー
の発生の検出が記憶されていないときに、命令先取り回
Ｗ１に、転送中に演算処理回路２において訂正可能なエ
ラーが生じたときの命令から再度先取りを行うようにす
ることによって、演算処理回路２に訂正可能なエラーが
生じたときの命令を受取らせることができることになる
。よって装置のダウンを抑え、装置の信頼性を向上させ
ることができるのである。
における訂正可能なエラーの発生を検出し、エラーイン
ジケータ５に演算処理回路２における訂正可能なエラー
の発生の検出が記憶されていないときに、命令先取り回
Ｗ１に、転送中に演算処理回路２において訂正可能なエ
ラーが生じたときの命令から再度先取りを行うようにす
ることによって、演算処理回路２に訂正可能なエラーが
生じたときの命令を受取らせることができることになる
。よって装置のダウンを抑え、装置の信頼性を向上させ
ることができるのである。
発明の詳細
な説明したように本発明によれば、命令先取り回路によ
り先取りされた命令が転送される演算処理回路における
訂正可能なエラーの発生を検出し、このエラーが発生し
た命令と同じ命令におけるエラーの発生が記憶されてい
ないときに、命令先取り回路にこのエラーが発生した命
令から再度命令の先取りを行わせるようにすることによ
って、装置のダウンを抑えて信頼性を向上させることが
できるという効果がある。
り先取りされた命令が転送される演算処理回路における
訂正可能なエラーの発生を検出し、このエラーが発生し
た命令と同じ命令におけるエラーの発生が記憶されてい
ないときに、命令先取り回路にこのエラーが発生した命
令から再度命令の先取りを行わせるようにすることによ
って、装置のダウンを抑えて信頼性を向上させることが
できるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明
る。 主要部分の符号の説明
Claims (1)
- 命令を先取りする命令先取り回路と、前記命令先取り回
路から転送された前記命令を実行する演算処理回路とを
有するデータ処理装置であって、前記演算処理回路にお
ける訂正可能なエラーの発生を検出する検出手段と、前
記検出手段の検出結果を格納する格納手段とを設け、前
記検出手段により前記エラーの発生が検出され、前記格
納手段に前記エラーの発生が格納されていないときに、
前記命令先取り回路に前記エラーが発生した命令から再
度命令の先取りを行わせるようにしたことを特徴とする
データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150585A JP2671305B2 (ja) | 1987-06-17 | 1987-06-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150585A JP2671305B2 (ja) | 1987-06-17 | 1987-06-17 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314649A true JPS63314649A (ja) | 1988-12-22 |
| JP2671305B2 JP2671305B2 (ja) | 1997-10-29 |
Family
ID=15500101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150585A Expired - Lifetime JP2671305B2 (ja) | 1987-06-17 | 1987-06-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671305B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217665A (ja) * | 2007-03-07 | 2008-09-18 | Nec Corp | マルチプロセッサシステム、タスクスケジューリング方法およびタスクスケジューリングプログラム |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145040A (ja) * | 1974-04-25 | 1975-11-21 | ||
| JPS59108151A (ja) * | 1982-12-14 | 1984-06-22 | Fujitsu Ltd | 情報処理装置のリトライ方式 |
| JPS59218556A (ja) * | 1983-05-27 | 1984-12-08 | Fujitsu Ltd | マイクロプログラム制御方式 |
-
1987
- 1987-06-17 JP JP62150585A patent/JP2671305B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50145040A (ja) * | 1974-04-25 | 1975-11-21 | ||
| JPS59108151A (ja) * | 1982-12-14 | 1984-06-22 | Fujitsu Ltd | 情報処理装置のリトライ方式 |
| JPS59218556A (ja) * | 1983-05-27 | 1984-12-08 | Fujitsu Ltd | マイクロプログラム制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008217665A (ja) * | 2007-03-07 | 2008-09-18 | Nec Corp | マルチプロセッサシステム、タスクスケジューリング方法およびタスクスケジューリングプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671305B2 (ja) | 1997-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |