JPS59108151A - 情報処理装置のリトライ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はエラーが発生した命令のアドレスを認識するた
めの手段を改善した情報処理装置のりトライ方式に関す
る。

（２）技術の背景 情報処理装置においては、一般に、命令、データを格納
するメモリからこれらをフェッチして所要の処理が遂行
されるのであるが、フェッチされる命令等にエラー、例
えば、２ビツトエラーが生じることがある。この場合に
、そのエラーを発生させた命令等のアドレスを認識し得
ることが必要になる場合がある。

しかしながら、従来採用されている手段は、とりわけ、
命令のブリフェッチにおいては不具合があり、これを改
善しうる技術的手段の開発が待望されている。

（３）従来技術と問題点 従来、命令等のメモリからのフェッチにおいて２ビツト
エラーが検出されると同時に、クロックストップ状態を
確立してエラー発生アドレスをアドレスレジスフに保持
せしめてエラー発生アドレスの認識に供せしめている。

この手段を命令先取り方式の中に導入することも出来る
か、命令先取りにおいてはそのエラーを発生せしめた命
令が実行されるときにそのエラーに対する処理を行えば
よく、直ちにクロックストップ状態にしない方がよい。

というのは、そうすることによって、その系の制御の簡
易化を実現しうる反面、不必要な処理を行う必要性が出
て無駄が多くなるというデメリットが顕著に現われて来
る。

（４）発明の目的 本発明は上述したような従来方式の有する欠点に鑑みて
創案されたもので、その目的は情報処理装置に上述した
ような不具合を導入することなく、エラーが発生した命
令のアドレスを正しく認識し得て情報処理のＩＪ　ｌ−
ライを遂行しうる情報処理装置のりトライ方式を提供す
ることにある。

（５）発明の構成 そして、この目的はエラーが発生した命令のアドレスを
格納するアドレス格納手段を設け、プリフェッチした命
令にエラーがあるか否かを検査し、エラーが検出された
場合にその旨を保持し、かつ、その命令アドレスを上記
アドレス格納手段に格納し、その命令についての実行が
行われる直前にトラップし、エラーが検出された命令を
、再び、情報格納メモリからフェッチして実行すること
により、達成される。

（６）発明の実施例 以下、添付図面を参照して本発明の詳細な説明する。

添付図面は本発明の一実施例で、その構成はプリフェッ
チした命令にエラーがあるか否かを検査し、エラーか検
出された場合にこれを保持し、その命令が実行される直
前にトラップし、エラーか検出された命令を、再び、命
令格納メモリからフェッチして実行する如き情報処理装
置の中に設けられた例を示す。図において、■はエラー
検出回路で、その入力は図示しないメインストレージ（
ＭＳ）へ接続される一方、その出力は命令先取りレジス
タ２へ接続されている。

エラー検出回路１は又、そこで検出される２ビツトエラ
ーをエラーコードに変換する機能を自し、その出力はス
ティタスレジスタ３へ接続されると共に、アドレスコン
ベアレジスタ４の七ノド制御入力へ接続されている。ス
ティタスレジスタ３は命令先取りレジスタ２ヘセノトさ
れる命令の数と等しい数のエラーコードを七ノトシうる
容量を有する。

命令先取りレジスタ２内の命令はスティタスレジスタ３
の対応するセント位置にエラーコートかセットされてい
ない場合には、その命令か命令レジスタ５に七ノドされ
、その実行を行うように構成されている。

６はＭＳアドレスレジスタで、これば図示しないローカ
ルストレージへ接続されている。レジスタ６の出力はア
ドレスコンベアレジスタ４０セント入力へ接続されると
共に、線７を経てＭＳ−接続されている。レジスタ４は
デソハソク等に供されるものである。

次に、上述の如き本発明要部構成を有する装置の動作を
説明する。

ローカルストレージからＭＳアドレスレジスタ６ヘセソ
トされた命令アドレスが線７を経てＭＳへ供給されてそ
こから命令がプリフェッチされる。

そのプリフェッチされた命令はエラー検出回路ｌを介し
て命令先取りレジスタ２ヘセノｌ−されるか、その際、
命令はエラー検出回路１でエラーの有無が判定される。

その判定結果に異品かない、つまり、エラーかなければ
、命令先取りレジスタ２の命令の各々か予め決められた
順序で命令レジスタ５へ移されてその命令の実行が行わ
れる。

逆に、エラーがある場合には、エラー検出回路１からエ
ラーコードがスティタスレジスタ３へ送られてそこにセ
・ノドされると同時に、エラー検出回路１からアドレス
コンベアレジスタ４のセント制御人力へ信号が送られて
Ｍ　ｓアドレスレジスタ６からの、エラーが検出された
命令の７１−レスかレジスタ４に七ノ１〜される。そし
て、命令先取りレジスタ２から命令レジスタ５への命令
の移動は行われることなくトラップ動作か生ぜしめられ
て命令実行のためのり１へライか行われる。

このようなリトセイが行われる命令のアドレスはアドレ
スコンベアレジスタ４にあるから、ＭＳの故障アドレス
を手軽な手段で正しく認識し得るし、クロックストップ
状態の場合に生ずるような無駄を省りる上、アドレスコ
ンベアレジスタの共用からハードウェアを削減し得るこ
とになる。

上記実施例においては、エラーか検出された命令のアト
ルスをアドレスコンベアレジスタにセットしておく場合
について説明したが、そのアドレスをその他のレジスタ
にセノ１〜するように構成してもよい。又、命令に代え
てデータに対し同様の処理を行うようにしてもよい。

（７）発明の効果 以上述べたように、本発明によれば、 ■エラーが検出された情報のアドレスを正しく認識する
手段が提供され、 ■去の手段が比較的に簡易なハードウェアてフＪ現出来
るばかりでなく、 ■従来のようなりロックストップ状態の確立では生じて
しまう無駄な処理動作を避１ｒノ得る等の効果が得られ
る。

【図面の簡単な説明】

添付図面ば本発明の一実施例を示す。 図中、■はエラー検出回路、２ば命令先取りレジスタ、
３ばスティタスレジスタ、４はアドレスコンベアレジス
タ、６はＭＳアトレスレレジスタある。

Claims (2)

【特許請求の範囲】
1. （１）エラーが発生した命令のアドレスを格納するアド
   レス格納手段を設ＬＪ、プリフェッチした命令にエラー
   があるか否かを検査し、エラーが検出された場合にその
   旨を保持し、かつ、その命令アドレスを上記アドレス格
   納手段に格納し、その命令についての実行が行われる直
   前にトラップし、エラーが検出された命令を、再び、情
   報格納メモリからフェッチして実行することを特徴とす
   る情報処理装置のりトライ方式。
2. （２）上記アドレス格納手段を上記情報処理装置のアド
   レスコンベアレジスタとしたことを特徴とする特許請求
   の範囲第１項記載の情報処理装置のリトライ方式。