JP2671305B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP2671305B2 JP2671305B2 JP62150585A JP15058587A JP2671305B2 JP 2671305 B2 JP2671305 B2 JP 2671305B2 JP 62150585 A JP62150585 A JP 62150585A JP 15058587 A JP15058587 A JP 15058587A JP 2671305 B2 JP2671305 B2 JP 2671305B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- instruction
- arithmetic processing
- error
- processing circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Advance Control (AREA)
- Retry When Errors Occur (AREA)
Description
【発明の詳細な説明】
技術分野
本発明はデータ処理装置に関し、特にデータ処理装置
のエラーリカバリに関する。 従来技術 データ処理装置においては、演算処理回路に訂正可能
なエラーが生じたときに、演算処理回路のみを停止させ
てそのエラーの訂正を行い、そのエラーの生じた場所か
ら再実行させる装置がある。この様なデータ処理装置で
は、命令先取り回路から演算処理回路に命令を転送する
ときに、演算処理回路に訂正可能なエラーが生じてこの
演算処理回路が停止しても、命令先取り回路は停止しな
いようになっているので、命令の転送が終了したものと
判断してしまうと共に、また、そのエラーが生じたとき
の命令を演算処理回路は受取れなくなってしまってい
る。このような装置では、上述のようなエラーが生ずる
とエラーを報告し、装置がダウンしてしまっていた。 このような従来のデータ処理装置では、命令先取り回
路から演算処理回路への命令の転送時に演算処理回路に
訂正可能なエラーが生ずると、エラーを報告してダウン
してしまっていたので、装置の信頼性が悪いという欠点
がある。 発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、装置のダウンを抑えて信頼性を向上さ
せることができるデータ処理装置の提供を目的とする。 発明の構成 本発明によるデータ処理装置は、命令を先取りする命
令先取り回路と、前記命令先取り回路から転送された前
記命令を実行する演算処理回路とを有するデータ処理装
置であって、前記演算処理回路における訂正可能なエラ
ーの発生を検出する検出手段と、前記検出手段の検出結
果を格納する格納手段とを有し、前記命令先取り回路か
ら前記演算処理回路に命令が転送される際に前記検出手
段により前記エラーの発生が検出された時に前記格納手
段に前記検出手段の前回の検出結果として前記エラーの
発生が格納されていなければ転送中に前記演算処理回路
で前記訂正可能なエラーが発生した時の命令から再度命
令の先取りを前記命令先取り回路に行わせるようにした
ことを特徴とする。 実施例 次に、本発明の一実施例について図面を参照して説明
する。 第１図は本発明の一実施例の構成を示すブロック図で
ある。図において、本発明の一実施例によるデータ処理
装置は、命令先取り回路１と、演算処理回路２と、スタ
ート信号作成回路３と、演算処理ホールド回路４と、エ
ラーインジケータ５と、アンド回路6,7とにより構成さ
れている。 命令先取り回路１は図示せぬ制御メモリから命令の先
取りを行い、命令先取り回路１で先取りされた命令は、
スタート信号作成回路３からの出力信号のタイミングに
より演算処理回路２に転送される。演算処理回路２では
命令先取り回路１から転送された命令の処理を行う。ま
た、スタート信号作成回路３は命令先取り回路１で命令
の先取りが終了したこと、および、演算処理回路２の先
行命令の処理が終了したことを検出することによって演
算スタート信号を出力する。 演算処理ホールド回路４は演算処理回路２における訂
正可能なエラーの発生を検出すると、演算処理回路２に
演算処理ホールド信号を出力し、演算処理回路２中のレ
ジスタ（図示せず）の更新を抑止する。エラーインジケ
ータ５は演算処理ホールド回路４での演算処理回路２に
おける訂正可能なエラーの発生の検出を記憶する。 アンド回路６はスタート信号作成回路３からの演算ス
タート信号と、演算処理ホールド回路４からの演算処理
ホールド信号と、エラーインジケータ５からの出力信号
の反転値との論理積演算を行い、その演算結果を命令先
取り回路１とエラーインジケータ５とに出力する。 アンド回路７はスタート信号作成回路３からの演算ス
タート信号と、演算処理ホールド回路４からの演算処理
ホールド信号と、エラーインジケータ５からの出力信号
との論理積演算を行い、その演算結果を図示せぬ上位装
置に出力する。 命令先取り回路１から演算処理回路２に命令が転送さ
れるときに、演算処理回路２において訂正可能なエラー
が生じたとする。このときエラーインジケータ５がオフ
であれば、すなわち、エラーインジケータ５に演算処理
回路２における訂正可能なエラーの発生の検出が記憶さ
れていなければ、スタート信号作成回路３から演算スタ
ート信号が出力される。同時に、演算処理ホールド回路
４から演算処理ホールド信号が出力されているため、ア
ンド回路６の出力がオンとなり、命令先取り回路１に、
転送中に演算処理回路２において訂正可能なエラーが生
じたときの命令から再度先取りを行うように指示する。 命令先取り回路１は転送中に演算処理回路２において
訂正可能なエラーが生じたときの命令から再度先取りを
開始する。また、このとき、エラーインジケータ５はア
ンド回路６の出力がオンとなることにより、オンにセッ
トされる。 命令先取り回路１から演算処理回路２に命令が転送さ
れるときに、演算処理回路２において訂正可能なエラー
が生じた場合、エラーインジケータ５がオンであれば、
すなわち、エラーインジケータ５に演算処理回路２にお
ける訂正可能なエラーの発生の検出が記憶されていれ
ば、アンド回路６の出力はオフとなるため、命令先取り
回路１は転送中に演算処理回路２において訂正可能なエ
ラーが生じたときの命令から再度先取りを行うことはな
い。 また、このとき、スタート信号作成回路３から演算ス
タート信号が出力され、演算処理ホールド回路４から演
算処理ホールド信号が出力されていれば、エラーインジ
ケータ５がオンであるので、アンド回路７の出力はオン
となり、上位装置にエラーを報告する。すなわち、エラ
ーインジケータ５は命令先取り回路１に３回以上同じ命
令の先取りを行わせないようにするために設けられてい
る。 このように、演算処理ホールド回路４が演算処理回路
２における訂正可能なエラーの発生を検出し、エラーイ
ンジケータ５に演算処理回路２における訂正可能なエラ
ーの発生の検出が記憶されていないときに、命令先取り
回路１に、転送中に演算処理回路２において訂正可能エ
ラーが生じたときの命令から再度先取りを行うようにす
ることによって、演算処理回路２に訂正可能なエラーが
生じたときの命令を受取らせることができることにな
る。よって装置のダウンを抑え、装置の信頼性を向上さ
せることができるのである。 発明の効果 以上説明したように本発明によれば、命令先取り回路
により先取りされた命令が転送される演算処理回路にお
ける訂正可能なエラーの発生を検出したときにその前の
検出結果として演算処理回路における訂正可能なエラー
の発生が記憶されていなければ、命令先取り回路に、転
送中にこのエラーが発生したときの命令から再度命令の
先取りを行わせるようにすることによって、装置のダウ
ンを抑えて信頼性を向上させることができるという効果
がある。
のエラーリカバリに関する。 従来技術 データ処理装置においては、演算処理回路に訂正可能
なエラーが生じたときに、演算処理回路のみを停止させ
てそのエラーの訂正を行い、そのエラーの生じた場所か
ら再実行させる装置がある。この様なデータ処理装置で
は、命令先取り回路から演算処理回路に命令を転送する
ときに、演算処理回路に訂正可能なエラーが生じてこの
演算処理回路が停止しても、命令先取り回路は停止しな
いようになっているので、命令の転送が終了したものと
判断してしまうと共に、また、そのエラーが生じたとき
の命令を演算処理回路は受取れなくなってしまってい
る。このような装置では、上述のようなエラーが生ずる
とエラーを報告し、装置がダウンしてしまっていた。 このような従来のデータ処理装置では、命令先取り回
路から演算処理回路への命令の転送時に演算処理回路に
訂正可能なエラーが生ずると、エラーを報告してダウン
してしまっていたので、装置の信頼性が悪いという欠点
がある。 発明の目的 本発明は上記のような従来のものの欠点を除去すべく
なされたもので、装置のダウンを抑えて信頼性を向上さ
せることができるデータ処理装置の提供を目的とする。 発明の構成 本発明によるデータ処理装置は、命令を先取りする命
令先取り回路と、前記命令先取り回路から転送された前
記命令を実行する演算処理回路とを有するデータ処理装
置であって、前記演算処理回路における訂正可能なエラ
ーの発生を検出する検出手段と、前記検出手段の検出結
果を格納する格納手段とを有し、前記命令先取り回路か
ら前記演算処理回路に命令が転送される際に前記検出手
段により前記エラーの発生が検出された時に前記格納手
段に前記検出手段の前回の検出結果として前記エラーの
発生が格納されていなければ転送中に前記演算処理回路
で前記訂正可能なエラーが発生した時の命令から再度命
令の先取りを前記命令先取り回路に行わせるようにした
ことを特徴とする。 実施例 次に、本発明の一実施例について図面を参照して説明
する。 第１図は本発明の一実施例の構成を示すブロック図で
ある。図において、本発明の一実施例によるデータ処理
装置は、命令先取り回路１と、演算処理回路２と、スタ
ート信号作成回路３と、演算処理ホールド回路４と、エ
ラーインジケータ５と、アンド回路6,7とにより構成さ
れている。 命令先取り回路１は図示せぬ制御メモリから命令の先
取りを行い、命令先取り回路１で先取りされた命令は、
スタート信号作成回路３からの出力信号のタイミングに
より演算処理回路２に転送される。演算処理回路２では
命令先取り回路１から転送された命令の処理を行う。ま
た、スタート信号作成回路３は命令先取り回路１で命令
の先取りが終了したこと、および、演算処理回路２の先
行命令の処理が終了したことを検出することによって演
算スタート信号を出力する。 演算処理ホールド回路４は演算処理回路２における訂
正可能なエラーの発生を検出すると、演算処理回路２に
演算処理ホールド信号を出力し、演算処理回路２中のレ
ジスタ（図示せず）の更新を抑止する。エラーインジケ
ータ５は演算処理ホールド回路４での演算処理回路２に
おける訂正可能なエラーの発生の検出を記憶する。 アンド回路６はスタート信号作成回路３からの演算ス
タート信号と、演算処理ホールド回路４からの演算処理
ホールド信号と、エラーインジケータ５からの出力信号
の反転値との論理積演算を行い、その演算結果を命令先
取り回路１とエラーインジケータ５とに出力する。 アンド回路７はスタート信号作成回路３からの演算ス
タート信号と、演算処理ホールド回路４からの演算処理
ホールド信号と、エラーインジケータ５からの出力信号
との論理積演算を行い、その演算結果を図示せぬ上位装
置に出力する。 命令先取り回路１から演算処理回路２に命令が転送さ
れるときに、演算処理回路２において訂正可能なエラー
が生じたとする。このときエラーインジケータ５がオフ
であれば、すなわち、エラーインジケータ５に演算処理
回路２における訂正可能なエラーの発生の検出が記憶さ
れていなければ、スタート信号作成回路３から演算スタ
ート信号が出力される。同時に、演算処理ホールド回路
４から演算処理ホールド信号が出力されているため、ア
ンド回路６の出力がオンとなり、命令先取り回路１に、
転送中に演算処理回路２において訂正可能なエラーが生
じたときの命令から再度先取りを行うように指示する。 命令先取り回路１は転送中に演算処理回路２において
訂正可能なエラーが生じたときの命令から再度先取りを
開始する。また、このとき、エラーインジケータ５はア
ンド回路６の出力がオンとなることにより、オンにセッ
トされる。 命令先取り回路１から演算処理回路２に命令が転送さ
れるときに、演算処理回路２において訂正可能なエラー
が生じた場合、エラーインジケータ５がオンであれば、
すなわち、エラーインジケータ５に演算処理回路２にお
ける訂正可能なエラーの発生の検出が記憶されていれ
ば、アンド回路６の出力はオフとなるため、命令先取り
回路１は転送中に演算処理回路２において訂正可能なエ
ラーが生じたときの命令から再度先取りを行うことはな
い。 また、このとき、スタート信号作成回路３から演算ス
タート信号が出力され、演算処理ホールド回路４から演
算処理ホールド信号が出力されていれば、エラーインジ
ケータ５がオンであるので、アンド回路７の出力はオン
となり、上位装置にエラーを報告する。すなわち、エラ
ーインジケータ５は命令先取り回路１に３回以上同じ命
令の先取りを行わせないようにするために設けられてい
る。 このように、演算処理ホールド回路４が演算処理回路
２における訂正可能なエラーの発生を検出し、エラーイ
ンジケータ５に演算処理回路２における訂正可能なエラ
ーの発生の検出が記憶されていないときに、命令先取り
回路１に、転送中に演算処理回路２において訂正可能エ
ラーが生じたときの命令から再度先取りを行うようにす
ることによって、演算処理回路２に訂正可能なエラーが
生じたときの命令を受取らせることができることにな
る。よって装置のダウンを抑え、装置の信頼性を向上さ
せることができるのである。 発明の効果 以上説明したように本発明によれば、命令先取り回路
により先取りされた命令が転送される演算処理回路にお
ける訂正可能なエラーの発生を検出したときにその前の
検出結果として演算処理回路における訂正可能なエラー
の発生が記憶されていなければ、命令先取り回路に、転
送中にこのエラーが発生したときの命令から再度命令の
先取りを行わせるようにすることによって、装置のダウ
ンを抑えて信頼性を向上させることができるという効果
がある。
【図面の簡単な説明】
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １……命令先取り回路、２……演算処理回路 ４……演算処理ホールド回路 ５……エラーインジケータ
る。 主要部分の符号の説明 １……命令先取り回路、２……演算処理回路 ４……演算処理ホールド回路 ５……エラーインジケータ
Claims (1)
- (57)【特許請求の範囲】 １．命令を先取りする命令先取り回路と、前記命令先取
り回路から転送された前記命令を実行する演算処理回路
とを有するデータ処理装置であって、前記演算処理回路
における訂正可能なエラーの発生を検出する検出手段
と、前記検出手段の検出結果を格納する格納手段とを有
し、前記命令先取り回路から前記演算処理回路に命令が
転送される際に前記検出手段により前記エラーの発生が
検出された時に前記格納手段に前記検出手段の前回の検
出結果として前記エラーの発生が格納されていなければ
転送中に前記演算処理回路で前記訂正可能なエラーが発
生した時の命令から再度命令の先取りを前記命令先取り
回路に行わせるようにしたことを特徴とするデータ処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150585A JP2671305B2 (ja) | 1987-06-17 | 1987-06-17 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150585A JP2671305B2 (ja) | 1987-06-17 | 1987-06-17 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314649A JPS63314649A (ja) | 1988-12-22 |
| JP2671305B2 true JP2671305B2 (ja) | 1997-10-29 |
Family
ID=15500101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150585A Expired - Lifetime JP2671305B2 (ja) | 1987-06-17 | 1987-06-17 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671305B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5018140B2 (ja) * | 2007-03-07 | 2012-09-05 | 日本電気株式会社 | マルチプロセッサシステム、タスクスケジューリング方法およびタスクスケジューリングプログラム |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2269148B1 (ja) * | 1974-04-25 | 1978-01-20 | Honeywell Bull Soc Ind | |
| JPS59108151A (ja) * | 1982-12-14 | 1984-06-22 | Fujitsu Ltd | 情報処理装置のリトライ方式 |
| JPS59218556A (ja) * | 1983-05-27 | 1984-12-08 | Fujitsu Ltd | マイクロプログラム制御方式 |
-
1987
- 1987-06-17 JP JP62150585A patent/JP2671305B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63314649A (ja) | 1988-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |