JP2009093704A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ＣＡＳアクセス時間を短縮してデータ転送効率を高める。
【解決手段】ＲＡＳサイクルでは、メモリセル１０からビット線上にメモリセルデータが読み出され、センスアンプ２０で増幅される。マルチプレクサ・デマルチプレクサ８は、ロウプリデコード信号ＡＸ＜０＞に応じて、１／２の本数のビット線をグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞に接続する。接続されたビット線のデータはデータアンプ＆１ｓｔラッチ３０で増幅されて保持される。ＣＡＳサイクルでは、カラムプリデコード信号ＡＹ＜３：０＞に応じて、１／４の本数の信号が選択され、誤り検出・訂正回路４０に入力されて誤り訂正が行われ、２ｎｄラッチ６０を介してリード出力バスＤＯ＜１２７：０＞に出力される。
【選択図】図１

Description

本発明は、誤り検出訂正（ Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を備えた半導体記憶装置に関するものである。
近年、特に混載ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）には、ＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）を低コストで実現する為の高集積化が求められている。メモリ面積の大半を占めるのがメモリアレイ部であり、高集積化を実現する為にメモリセルトランジスタや高誘電率絶縁膜を用いたメモリキャパシタの微細化技術によってメモリセル自体の面積縮小が行われてきた。
スタック型メモリセルの場合、微細化によるキャパシタ表面積の減少に対して、新しい高誘電率絶縁膜の導入によってキャパシタ容量の確保を図ってはいるものの、キャパシタ容量を増大させるには絶縁膜厚を極限までに薄くする必要があり、これがキャパシタ絶縁膜のトンネルリーク電流を増大させている。さらに、前記微細化プロセスではロジックコンパチビリティが強く要求されているために、ストレージノードがシリサイド化されているが、これによってストレージノードの接合リークが増大している。この為、セルの電荷保持時間の悪化が問題となっている。また、製造後のセルキャパシタやトランジスタ特性の経時変動によるセルの電荷保持時間やセルアクセス時間などの信頼性劣化に対する対応も求められている。このようなセルの電荷保持特性や信頼性劣化を改善する手法として、ＥＣＣを用いる事が有用である事が知られている。
ＥＣＣ回路を備えた半導体記憶装置の公知技術としては、例えば特許文献１に、バイトライト機能を有するエラー訂正動作を実現するために、誤り訂正データリードと、前記データの一部を外部データで置換し、同置換データと同置換データから生成したパリティデータをメモリセルにライトバックする一連のシーケンス中でワード線及びセンスアンプを連続的に活性化するシーケンス手法が示されている。
また、特許文献２には、バイトライト機能を有するエラー訂正動作を実現するために、ｎビットの誤り訂正リードデータに対して、その一部のｍビットを外部入力データで置換してライトバックする構成が示されている。
さらに、特許文献３には、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）においてバイトマスク機能を有するＥＣＣ動作を実現するために、リードモディファイライトを行う構成が示されており、リードレイテンシ中にシンドローム生成及び誤り訂正までを完了させ、ライト時には、リードレイテンシ中にエラー訂正された読み出しデータを揃えておき、リードレイテンシ経過以降に、パリティ生成とライトバックをバーストサイクル毎に実行することで、バーストデータ入力を途中で中断することが可能な構成が示されている。
そして、特許文献４には、ＳＤＲＡＭにおいてバイトマスク機能を有するＥＣＣ動作を実現するために、パイプラインリードモディファイライトを行う構成が示されており、ライト動作に先立つリード動作とライトデータ及びパリティデータをライトバック時のバス衝突を防ぐために、ＤＱ線をリード用とライト用に分離する構成や、バースト動作の偶数・奇数サイクルでリード・ライトを分離して行う構成が示されている。
また、これらの半導体記憶装置で記憶データの読み出しが行われる場合には、まず、メモリセルアレイから、ローアドレスに応じて複数ビットの信号が読み出され、センスアンプで増幅、保持される（ＲＡＳサイクル）。その後、カラムゲートで、カラムアドレスに応じて上記複数ビットのうちから選択される一部のビットの信号が、バッファを介してＥＣＣ回路に入力され、誤り検出訂正が行われて、半導体記憶装置から読み出しデータとして出力される（ＣＡＳサイクル）。
米国特許出願公開第２００６／０１１２３２１号明細書 特開２００３−５９２９０号公報 特開２００５−２５８２７号公報 特開２００６−２４４６３２号公報
しかしながら、上記のようにメモリセルアレイから読み出された複数ビットの信号のうちの一部がカラムアドレスに応じて選択される場合、カラムアドレスが確定してから、上記選択および誤り検出訂正等が行われることになる。このため、ＣＡＳアクセス時間を短縮することが困難であり、したがって、メモリアクセスの高速化を図ることも困難であるという問題点を有していた。
本発明は、上記事情に鑑みて為されたもので、ＣＡＳアクセス時間を短縮してデータ転送効率を高めることが容易にできるＥＣＣ機能付メモリを実現することを目的としている。
上記の課題を解決するため、
本発明の第１の例の半導体記憶装置は、
本体データ信号と誤り検出訂正符号データ信号とから成る第１のビット数のデータ信号が同時に読み出されるメモリセルアレイと、
読み出されたデータ信号を増幅するセンスアンプと、
センスアンプによって増幅されたデータ信号のうちの一部である第２のビット数のデータ信号を選択する選択部と、
選択された第２のビット数のデータ信号の少なくとも一部に基づいて誤り検出訂正を行う誤り検出訂正部と、
を備え、
上記選択部の選択は、ロウアドレスに基づいて行われることを特徴とする。
これにより、センスアンプによって増幅されたデータ信号のうちの一部が選択されることによって、その後の処理回路の規模を低減できるとともに、上記選択がロウアドレスに基づいて行われることにより、その選択自体や、その後の誤り検出訂正などの処理をカラムアドレスが確定しなくても行うことができるので、ＣＡＳアクセス時間を短縮することなどができる。
また、第２の例の装置は、
第１の例の半導体記憶装置であって、さらに、
上記選択部によって選択された第２のビット数のデータ信号を増幅する増幅部と、
増幅された第２のビット数の信号のうちの第３のビット数のデータ信号を選択する増幅データ信号選択部と、
を備え、
上記増幅データ信号選択部による選択は、ロウアドレスおよびカラムアドレスのうちの何れか一方に基づいて行われることを特徴とする。
これにより、メモリセルアレイのアクセスビット数と誤り検出訂正のビット数との比を大きくすることなどが容易にでき、誤り訂正処理時間と回路面積の最適化などが容易になる。また、増幅データ信号選択部による選択もロウアドレスに基づいて行われる場合には、やはりその後の誤り検出訂正などの処理を速やかに行うことができる。
また、第３の例の装置は、
第２の例の半導体記憶装置であって、
さらに、上記増幅部による増幅前もしくは後のデータ信号を保持する保持部、または増幅部を兼ねる保持部を備えたことを特徴とする。
これにより、同一のロウアドレスに対する読み出しや書き込みなどは、メモリセルアレイからの読み出しやセンスアンプによる増幅などを繰り返すことなく、保持部に保持されたデータに対して速やかに行うことができる。また、保持部が増幅部を兼ねる場合には、レイアウト面積の低減が容易になる。
また、第４の例の装置は、
第３の例の半導体記憶装置であって、
さらに、上記増幅部および保持部と、選択部とを導通遮断させるスイッチを備えたことを特徴とする。
これにより、スイッチを遮断状態にすれば寄生容量の影響が低減されるので、増幅部の増幅動作を高速にすることなどが容易にできる。また、寄生容量に対する電荷の蓄積、放電が低減されるので、消費電力が低減される。
また、第５の例の装置は、
第４の例の半導体記憶装置であって、
誤り検出訂正部による訂正データ信号の一部を半導体記憶装置の外部から入力されたデータ信号の一部によって置換した置換データ信号を、上記選択部を介してメモリセルアレイに書き込むとともに、
上記置換データ信号を上記スイッチを介して保持部に保持させるように構成されたことを特徴とする。
これにより、記憶データの一部が書き換えられた場合に、保持部の保持データが更新されるので、上記のような書き換え後の同一のロウアドレスに対する読み出しや書き込み、すなわち例えばページ動作時の種々の順序でのリードアクセスとライトアクセスなども、適切、かつ速やかに行うことができる。
また、第６の例の装置は、
第５の例の半導体記憶装置であって、
上記置換データ信号がメモリセルアレイに書き込まれる際に、上記保持部から出力されるデータ信号が遮断されることを特徴とする。
これにより、メモリセルアレイに書き込まれる置換データ信号が保持部に保持されても、その保持データ信号によって置換データ信号がオーバーライトされてレーシングが生じることなどが防止される。
また、第７の例の装置は、
第５の例の半導体記憶装置であって、さらに、
半導体記憶装置の外部との間で入出力されるデータ信号を保持する入出力データ信号保持部と、
訂正データ信号の一部と、半導体記憶装置の外部から入力された入力データ信号の一部とを選択的に上記入出力データ信号保持部に保持させる置換選択部と、
を備えたことを特徴とする。
また、第８の例の装置は、
第７の例の半導体記憶装置であって、
上記置換選択部は、訂正データ信号の一部と、入力データ信号の一部との選択を示すマスク信号と、選択したデータ信号の上記入出力データ信号保持部への保持許可を示す保持許可信号とに基づいて制御されることを特徴とする。
これらにより、置換されるデータ位置や置換の有無などが容易に制御でき、例えば、バイトライトやビットライトなどを行わせることができる。
また、第９の例の装置は、
第８の例の半導体記憶装置であって、
上記保持許可信号は、訂正データ信号が確定した後のタイミングで保持許可を示すことを特徴とする。
これにより、訂正データ信号が確定する前後に無駄な保持データの反転が生じて消費電力が増大するのが防止される。
また、第１０の例の装置は、
第８の例の半導体記憶装置であって、
上記保持許可信号は、入出力データ信号保持部に保持されたデータ信号がメモリセルアレイに書き込まれる際に、保持禁止を示すことを特徴とする。
これにより、入出力データ信号保持部に保持され、メモリセルアレイに書き込まれるデータ信号が保持部を介して再度入出力データ信号保持部に伝達されても、そのデータ信号によって、入出力データ信号保持部に保持されているデータ信号がオーバーライトされてレーシングが生じることなどが防止される。
また、第１１の例の装置は、
第７の例の半導体記憶装置であって、
上記入出力データ信号保持部に保持されるデータ信号のビット数は、誤り検出訂正部によって誤り検出訂正されるデータ信号のビット数と等しく、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とは異なるとともに、
上記入出力データ信号保持部に保持されるデータ信号のビット数と、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とを相互に変換する切り替え回路を備えたことを特徴とする。
また、第１２の例の装置は、
本体データ信号と誤り検出訂正符号データ信号とから成る第１のビット数のデータ信号が同時に読み出されるメモリセルアレイと、
読み出されたデータ信号を増幅するセンスアンプと、
増幅されたデータ信号に基づいて誤り検出訂正を行う誤り検出訂正部と、
半導体記憶装置の外部との間で入出力されるデータ信号を保持する入出力データ信号保持部と、
上記入出力データ信号保持部に保持されるデータ信号のビット数は、誤り検出訂正部によって誤り検出訂正されるデータ信号のビット数と等しく、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とは異なるとともに、
上記入出力データ信号保持部に保持されるデータ信号のビット数と、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とを相互に変換する切り替え回路を備えたことを特徴とする。
これらにより、メモリセルから読み出されるデータバス幅と外部入出力バス幅に差がある場合であっても前記誤り検知訂正回路の入力ビット数を任意に調整できて、誤り訂正処理時間と回路面積の最適化が容易に可能となる。
本発明によれば、ＣＡＳアクセス時間を短縮してデータ転送効率を高めることなどが容易にできる。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施形態において、他の実施形態と同様の機能を有する構成要素については同一の符号を付して説明を省略する。
《発明の実施形態１》
（半導体記憶装置の構成）
図１は本発明の実施形態１における例えばＤＲＡＭである半導体記憶装置の要部の構成を示している。同図において、１ａ〜ｃはＮＡＮＤ素子、２ａ〜ｂはＡＮＤ素子、３ａ〜ｄはインバータ素子、４ａ〜ｂはトライステート素子、５ａ〜ｄはトランスファーゲート、６ａ〜ｂはマルチプレクサ、７ａ〜ｂはデマルチプレクサ、８ａ〜ｂはマルチプレクサ・デマルチプレクサであり、１０ａと１０ｂはそれぞれノーマルデータ用とパリティデータ用メモリセル、２０ａと２０ｂはそれぞれノーマルデータ用とパリティデータ用センスアンプ、３０ａと３０ｂはそれぞれノーマルデータ用とパリティデータ用データアンプ＆１ｓｔラッチ、４０は誤り検出・訂正回路、５０はパリティ生成回路、６０は２ｎｄラッチである。
上記データアンプ＆１ｓｔラッチ３０ａ，３０ｂは、具体的には例えば図２に示すような構成を有している。同図において、ＴＮ１〜３はＮＭＯＳ（ＮチャネルＭｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、ＴＰ１〜２はＰＭＯＳトランジスタである。この構成はクロスカップリング型ラッチアンプであり、データアンプ＆１ｓｔラッチ制御信号ＭＳＥＮがＨ（Ｈｉｇｈ）レベルにされると、１対の入力信号線間の電位を増幅して論理レベル（ＨまたはＬ（Ｌｏｗ）レベルの信号を出力するとともに、そのレベルを保持するようになっている。すなわち、データアンプとラッチ機能を兼用することでレイアウト面積の最小化を図りやすい構成である。
また、ＧＤＬ／ＮＧＤＬ＜５４３：０＞はグローバルデータ線、ＲＤ＜５４３：０＞はデータアンプ＆１ｓｔラッチ３０ａ，３０ｂの出力である１ｓｔラッチノード、ＷＲＤ＜１２７：０＞は２ｎｄラッチの出力である２ｎｄラッチノード、ＤＩ／ＤＯ＜１２７：０＞は入出力データバスである。また、上記マルチプレクサ・デマルチプレクサ８ａ，ｂ、メモリセル１０ａ，１０ｂ、およびセンスアンプ２０ａ，２０ｂは、それぞれ互いに１０２４本または６４本のビット線（セルアクセスビット線）を介して接続され、１０２４ビットのノーマルデータと６４ビットのパリティデータが同時に読み出しまたは書き込みされるようになっている。
また、ＳＥＮはセンスアンプ制御信号、ＣＳＬＥＮはセンスアンプ・グローバルデータ線接続制御信号、ＳＷＥＮは１ｓｔラッチ入力制御信号、ＭＳＥＮはデータアンプ＆１ｓｔラッチ制御信号、ＲＯＥＮは１ｓｔラッチデータ出力制御信号、ＥＣＣＴＧは２ｎｄラッチ転送制御信号、ＷＥＮはライトバッファ制御信号、ＡＸ＜０＞はロウプリデコード信号、ＡＹ＜３：０＞はカラムプリデコード信号、ＮＷＭＳＫ＜１５：０＞はライトマスク信号である。
この半導体記憶装置では、装置と外部の回路との間では、入出力データバスＤＩ／ＤＯ＜１２７：０＞を介して１２８ビットのデータが入出力されるとともに、１２８ビットのデータに対して８ビットのパリティデータが付加されてＥＣＣ処理が行われるようになっている。また、さらにライトマスク機能を備え、１２８ビットの入力データのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞によって指定される例えば１バイト単位や１ビット単位、所定数のビット単位などのデータだけを書き換えることができるようになっている。
また、２クロック以上で１サイクルが完結するページ動作も可能なように構成されている。
（半導体記憶装置の動作）
このように構成された回路の動作を図３のタイミングダイアグラムを参照して説明する。
（ランダムリード動作）
期間ｔ１〜２はランダムリード動作の例であり、図示しない制御部は、クロック立ち上がりでＮＲＡＳ信号がＬレベルとなること（ＲＡＳコマンド）を検知する事で期間ｔ１ではＲＡＳ動作させ（ＲＡＳサイクル）、２クロック目の期間ｔ２で、ＮＷＥ信号のＨレベル及びＮＲＡＳ信号のＨレベルを検知してリード動作とプリチャージ動作をさせる（ＣＡＳサイクル）ように制御する。
まず、ＲＡＳサイクルｔ１では、ＲＡＳコマンドが検知されると、図示しないワード線がイネーブル（アクティブレベル）となり、メモリセル１０からビット線上にメモリセルデータ（１０２４ビットのノーマルデータと６４ビットのパリティデータ）が読み出され、引き続いてセンスアンプ制御信号ＳＥＮがイネーブルとなって、センスアンプ２０が動作する。
その後、マルチプレクサ・デマルチプレクサ８は、センスアンプ・グローバルデータ線接続制御信号ＣＳＬＥＮがＨレベルとなる事で、ＲＡＳコマンドが検知された際に確定しているロウプリデコード信号ＡＸ＜０＞に応じて、１０２４＋６４本のビット線のうち５１２＋３２本を選択してグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞に接続する。さらに、このとき１ｓｔラッチ入力制御信号ＳＷＥＮおよびカラムプリデコード信号ＡＹ＜３：０＞がＨレベルにされることによって、トランスファーゲート５は導通状態となる。そこで、上記選択されたビット線のデータがグローバルデータ線を介してデータアンプ＆１ｓｔラッチ３０に入力される。ただし、この時点では、グローバルデータ線の配線容量は通常大きいのでグローバルデータ線およびデータアンプ＆１ｓｔラッチ３０に入力される信号の電位はわずかにだけ変化する。
次に、データアンプ＆１ｓｔラッチ制御信号ＭＳＥＮがＨレベルにされると、データアンプ＆１ｓｔラッチ３０のデータが増幅され始め、さらに、１ｓｔラッチ入力制御信号ＳＷＥＮがＬレベルにされてグローバルデータ線の大きな寄生容量が分離されると、１ｓｔラッチノードＲＤ＜５４３：０＞の電位は急速に増幅されて、データが確定する。（ここで、上記のように１ｓｔラッチノードＲＤ＜５４３：０＞とグローバルデータ線を分離すれば、グローバルデータ線がフル振幅にまで不要に増幅されないことになるので低電力化も容易に図られることになる。）
次のＣＡＳサイクルｔ２では、マルチプレクサ６は、１ｓｔラッチデータ出力制御信号ＲＯＥＮがＨレベルとなることで、ＣＡＳサイクルであることが検知された際に確定しているカラムプリデコード信号ＡＹ＜３：０＞に応じて、上記データアンプ＆１ｓｔラッチ３０から出力された５１２＋３２ビットの１ｓｔラッチノードＲＤ＜５４３：０＞のデータのうち、１／４の１２８＋８ビットを選択し、ノーマルリードデータ及びパリティリードデータとして誤り検出・訂正回路４０に入力する。誤り検出・訂正回路４０は、誤り訂正された１２８ビットの誤り訂正データを出力する。
その後、上記誤り訂正が完了するタイミングで２ｎｄラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、リードサイクル時にはライトマスク信号ＮＷＭＳＫ＜１５：０＞はＬレベルに制御されるので、全誤り訂正データが２ｎｄラッチ６０にラッチされ、リード出力バスＤＯ＜１２７：０＞へ出力される。（ここで、上記のように２ｎｄラッチ転送制御信号ＥＣＣＴＧが誤り訂正回路からの全データの確定後にＨレベルにされるようにすれば、２ｎｄデータラッチノードＷＲＤ＜１２７：０＞の不要な反転を防止でき、低電力化が図られる。）
さらに、一連のリードシーケンスが終了した後、図示されないプリチャージ回路によってグローバルデータ線及びビット線がプリチャージされる。
上記のように、ロウプリデコード信号ＡＸ＜０＞による選択よって１／２のビット数にされることでデータアンプ＆１ｓｔラッチ３０の回路規模を低減できるうえ、増幅動作をＲＡＳサイクルで行わせることができるので、ＣＡＳサイクルに要する時間を誤り検出訂正に係わらず短く抑えることが容易にできる。
（ランダムライト動作）
期間ｔ３〜４はランダムライト動作の例であり、制御部は、クロック立ち上がりでＮＲＡＳ信号がＬレベルとなること（ＲＡＳコマンド）を検知する事で期間ｔ３ではＲＡＳ動作させ（ＲＡＳサイクル）、２クロック目の期間ｔ４で、ＮＷＥ信号のＬレベル及びＮＲＡＳ信号のＨレベルを検知してライト動作とプリチャージ動作をさせる（ＣＡＳサイクル）ように制御する。
ここで、誤り訂正機能とバイトライト機能とを有する場合には、ライト動作はリード・モディファイ・ライトシーケンスが必要となる。このため、ＲＡＳサイクルｔ３の動作は、前記ランダムリード動作のＲＡＳサイクルｔ１と同一の動作になる。
次のＣＡＳサイクルｔ４では、最初は、やはりランダムリード動作と同じ動作が行われる。すなわち、マルチプレクサ６は、１ｓｔラッチデータ出力制御信号ＲＯＥＮがＨレベルとなることで、カラムプリデコード信号ＡＹ＜３：０＞に応じて、１ｓｔラッチノードＲＤ＜５４３：０＞のデータのうち、１／４の１２８＋８ビットを選択して、ノーマルリードデータ及びパリティリードデータとして誤り検出・訂正回路４０に入力し、誤り検出・訂正回路４０は、１２８ビットの誤り訂正データを出力する。
その後、２ｎｄラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、誤り検出・訂正回路４０から出力された誤り訂正データのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＨレベルのビットに対応するバイト位置だけが入力データＤＩに置き換えられた書き込みデータが、２ｎｄラッチ６０の２ｎｄラッチノードＷＲＤ＜１２７：０＞に保持される。（ここで、２ｎｄラッチノードには、ライト入力データバスからのパスのデータと誤り検出・訂正回路４０からのパスのデータとが入力されるが、対応するビット位置のトランスファーゲート５ａ，５ｂはライトマスク信号ＮＷＭＳＫ＜１５：０＞によって制御され、同時に導通状態になることはないので、２ｎｄラッチ６０に入力される信号が衝突して２ｎｄラッチノードＷＲＤ＜１２７：０＞のレベルが不定となる状況は発生しない。）
２ｎｄラッチノードＷＲＤ＜１２７：０＞のデータは、トライステート素子４ａに入力されるとともに、パリティ生成回路５０に入力され、生成されたパリティデータがトライステート素子４ｂに入力される。そこで、生成されるパリティデータが確定した後のタイミングでライトバッファ制御信号ＷＥＮがＨレベルになると、元のデータとパリティデータと（１２８＋８ビット）がトライステート素子４ａ，４ｂからデマルチプレクサ７ａ，７ｂに入力される。
デマルチプレクサ７ａ，７ｂは、入力されたデータとパリティデータを、５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞のうち、カラムプリデコード信号ＡＹ＜３：０＞に応じて選択される１２８＋８本に伝達する。一方、センスアンプ・グローバルデータ線接続制御信号ＣＳＬＥＮがＨレベルになると、マルチプレクサ・デマルチプレクサ８ａ，８ｂは、上記５１２＋３２本のグローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞を、１０２４＋６４本のビット線のうち、ロウプリデコード信号ＡＸ＜０＞に応じて選択される５１２＋３２本に接続する。このとき、センスアンプ制御信号ＳＥＮがイネーブルであることによってセンスアンプ２０は動作状態となっているが、トライステート素子４の方が駆動能力を大きく設定されていれば、両者のデータが異なる場合には、ビット線のデータはトライステート素子４から出力されるデータに置き換えられ、これがメモリセル１０に書き込まれる。ここで、トライステート素子４から出力される１２８＋８ビットのデータのうち、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＬレベルのビットに対応するバイト位置のデータは、元々ＲＡＳサイクルでメモリセル１０から読み出されたデータなので、実際上、ライトマスク信号ＮＷＭＳＫ＜１５：０＞におけるＨレベルのビットに対応するバイト位置のデータだけが、入力データＤＩによって書き換えられることになる。
また、上記グローバルデータ線ＧＤＬ／ＮＧＤＬ＜５４３：０＞は、１ｓｔラッチ入力制御信号ＳＷＥＮがＨレベルになると、カラムプリデコード信号ＡＹ＜３：０＞に応じて選択される１２８＋８本がトランスファーゲート５を介してデータアンプ＆１ｓｔラッチ３０にも接続され、１ｓｔラッチノードＲＤ＜５４３：０＞のデータも更新される。なお、このような更新はランダムライト動作の場合には特にする必要がないが、この実施形態の例では、後述するページライト・リード動作の場合と同じ制御をすることによって制御の簡素化が図られている。ここで、データアンプ＆１ｓｔラッチ３０が例えばビットごとに遅延がばらついたタイミングで書き換えられるなどして、誤り検出・訂正回路４０の出力におけるトランスファーゲート５ｂで選択されているビットのデータが過渡的に変動し、２ｎｄラッチ６０のデータがオーバーライトされるおそれがある場合などには、データアンプ＆１ｓｔラッチ３０がライトされる前に１ｓｔラッチデータ出力制御信号ＲＯＥＮもしくは２ｎｄラッチ転送制御信号ＥＣＣＴＧをＬレベルにする必要がある。
さらに、一連のライトシーケンスが終了した後、図示されないプリチャージ回路によってグローバルデータ線及びビット線がプリチャージされる。
上記のように、ランダムライト動作が行われる場合にも、ランダムリード動作と同様に、ＣＡＳサイクルに要する時間を短く抑えることが容易にできる。
（ページライト・リード動作）
期間ｔ５〜７はページライト・リード動作の例であり、制御部は、クロック立ち上がりでＮＲＡＳ信号がＬレベルとなること（ＲＡＳコマンド）を検知する事で期間ｔ５ではＲＡＳ動作させ（ＲＡＳサイクル）、２クロック目の期間ｔ６で、ＮＷＥ信号のＬレベル及びＮＲＡＳ信号のＬレベルを検知してライト動作をさせ、さらに、３クロック目の期間ｔ７で、ＮＷＥ信号のＨレベル及びＮＲＡＳ信号のＨレベルを検知してリード動作とプリチャージ動作をさせるように制御する。
この場合、ｔ５〜６のライトサイクルは、前記ランダムライト動作のｔ３〜４と比べると、最後にプリチャージが行われないことを除いて同じである。そして、ライトサイクルｔ６が完了した時点では、前記のようにメモリセル１０にデータが書き込まれるとともにデータアンプ＆１ｓｔラッチ３０の保持データが更新されることにより、センスアンプ２０に保持されているデータのうちロウプリデコード信号ＡＸ＜０＞によって選択される全データは、一致している。すなわち、通常のランダムリード動作のＲＡＳサイクル（ｔ１）が行われた後と同様の状態になっている。
そこで、ＲＡＳサイクルのように、改めてセンスアンプ２０からデータアンプ＆１ｓｔラッチ３０にデータを転送する必要はなく、制御部は、ｔ７で（ページの）リードサイクルである事を検知した場合は、ランダムリード動作のＣＡＳサイクル（ｔ２）と同様の動作をさせるように制御する。すなわち、１ｓｔラッチデータ出力制御信号ＲＯＥＮがＨレベルになると、マルチプレクサ６によって、１ｓｔラッチノードＲＤ＜５４３：０＞のデータのうちの１／４がカラムプリデコード信号ＡＹ＜３：０＞に応じて選択され、誤り検出・訂正回路４０に入力される。
その後、２ｎｄラッチ転送制御信号ＥＣＣＴＧがＨレベルになると、リードサイクル時にはライトマスク信号ＮＷＭＳＫ＜１５：０＞はＬレベルに制御されるので、全誤り訂正データが２ｎｄラッチ６０にラッチされ、リード出力バスＤＯ＜１２７：０＞へ出力される。なお、例えば引き続いてライトコマンドが入力された場合には、ライトサイクルｔ４またはｔ６と同様の動作が行われる。
上記のように、メモリセル１０から読み出されたデータがデータアンプ＆１ｓｔラッチ３０に保持された後に入力データＤＩがメモリセル１０に書き込まれる場合でも、改めてセンスアンプ２０のデータを３０に転送したりすることなく、カラムプリデコード信号ＡＹ＜３：０＞が確定し次第、即座に、データアンプ＆１ｓｔラッチ３０にラッチされたデータを後段の誤り検知・訂正回路４０に転送できるので、ＥＣＣ処理が行われる場合、特にページ動作時であっても、ＣＡＳレイテンシの増加や、ＣＡＳサイクルタイムの増大を抑制することができる。
また、ＣＡＳアクセスの度にセンスアンプ２０から前記データアンプ＆１ｓｔラッチ３０に対してデータ転送をする必要がないので、低電力化が容易になる。
さらに、メモリセル１０にデータが書き込まれる際にデータアンプ＆１ｓｔラッチ３０の保持データが更新されるようにしても、ランダムアクセス性能劣化は生じないので、特にユニファイドメモリとしてランダム動作と高速データ転送の両立が要求される混載ＤＲＡＭに適した半導体記憶装置を構成することができる。
《発明の実施形態２》
図４は本発明の実施形態２における半導体記憶装置の要部の構成を示している。
この半導体記憶装置は、実施形態１の半導体記憶装置と比べて、トランスファーゲート５ｃ，５ｄおよびマルチプレクサ６ａ，６ｂが、カラムプリデコード信号ＡＹ＜３：０＞ではなく、ロウプリデコード信号ＡＸ＜４：１＞によって制御される点が異なっている。
このように構成された回路の動作を図５のタイミングダイアグラムを参照して説明する。
期間ｔ１〜２はランダムリード動作の例であり、ＮＲＡＳ信号およびＮＷＥ信号に基づいて、期間ｔ１でＲＡＳサイクル、期間ｔ２でＣＡＳサイクルが行われる点は実施形態１と同じである。また、メモリセル１０から読み出されたデータがデータアンプ＆１ｓｔラッチ３０に保持されて１ｓｔラッチノードＲＤ＜５４３：０＞に出力されるまでのシーケンスも実施形態１と同じである。
しかし、マルチプレクサ６による１ｓｔラッチノードＲＤ＜５４３：０＞のデータの選択は、ＣＡＳサイクルｔ２を待たずに、ラッチデータ出力制御信号ＲＯＥＮがＨレベルにされることによりＲＡＳサイクルｔ１で既に確定しているロウプリデコード信号ＡＸ＜４：１＞によって速やかに行われる。そこで、誤り検出・訂正回路４０による誤り検出・訂正処理、２ｎｄラッチ転送制御信号ＥＣＣＴＧがＨレベルになることによるリード出力バスＤＯ＜１２７：０＞への読み出しデータ（誤り訂正データ）の出力も早期に行われる。したがって、ＣＡＳアクセスタイムの短縮等が容易に可能になる。
また、ｔ３〜４のランダムライト動作及びｔ５〜７のページ動作時のＲＡＳ動作シーケンスも前記と同様であり、ライト時もＣＡＳサイクルを待たずに誤り訂正処理を行えるのでＣＡＳサイクルの短縮等が容易に可能になる。
《発明の実施形態３》
図６は本発明の実施形態３における半導体記憶装置の要部の構成を示している。
この半導体記憶装置は、実施形態１の構成に加えて、データの入出力部に、マルチプレクサ６ｃ、およびデマルチプレクサ７ｃが設けられ、それぞれ６４ビット幅の入出力バスで外部の回路と接続されるようになっている。また、２ｎｄラッチ転送制御信号ＥＣＣＴＧに代えて、これとカラムプリデコード信号ＡＹ＜４＞に応じた２ｎｄラッチ転送制御信号ＥＣＣＴＧ＜１：０＞が用いられ、２ｎｄラッチ６０に入力される信号のマスクが６４ビットずつ制御されるようになっている。
ここで、一般的に、誤り検知・訂正処理回路およびパリティ生成回路は、入力ビット数が少ないほど処理速度は高速だが、レイアウト面積は増大するトレードオフの関係がある。例えば、３２ビットのデータに対して６ビットのパリティを用いた誤り検知・訂正処理回路と、１２８ビットのデータに対して８ビットのパリティを用いた誤り検知・訂正処理回路を比較すると、前者の方が処理速度は高速である一方、後者の方がレイアウト面積は小さい。
そこで、上記のようにマルチプレクサ６ｃやデマルチプレクサ７ｃを用いることによって、誤り検出・訂正回路４０やパリティ生成回路５０で処理されるデータのバス幅と、半導体記憶装置の外部回路との間で入出力される読み出し、書き込みデータのバス幅とを種々異ならせることが容易にできるので、処理速度や回路規模の設定の自由度を高めることができる。
また、メモリセル１０と誤り検出・訂正回路４０やパリティ生成回路５０との間に、マルチプレクサ６ａ，６ｂや、デマルチプレクサ７ｂ、マルチプレクサ・デマルチプレクサ８ａ，８ｂが設けられることによって、メモリセル１０で同時に読み出しまたは書き込みされるビット数と、誤り検出・訂正回路４０やパリティ生成回路５０で処理されるデータのバス幅との関係も柔軟に設定できるので、やはり、処理速度や回路規模の設定の自由度を高めることができる。
尚、本発明は上記実施例のみに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、ＥＣＣ処理のビット数は、ノーマル１２８ビットのデータに対して８ビットのパリティデータを用いるのに限らず他のビット数でもよいし、また、マルチプレクサ・デマルチプレクサ８に対する入力アドレス数も１ビット（１／２選択）に限らず複数ビットでもよい。マルチプレクサ６やデマルチプレクサ７に対するカラムプリデコード信号ＡＹ＜３：０＞も４本（１／４選択）に限らず、種々設定可能である。さらに、マルチプレクサ・デマルチプレクサ８による選択だけが行われるようにしてもよい。ただし、マルチプレクサ・デマルチプレクサ８の制御に用いられるロウアドレスのビット数が多いほど、データアンプ＆１ｓｔラッチ３０の回路規模を小さくできる一方、ＣＡＳサイクルでカラムアドレスだけを異ならせてアクセスできる範囲が狭くなるので、要求される回路規模や転送効率に応じて設定すればよい。
また、データアンプ＆１ｓｔラッチ３０のデータアンプ機能とデータラッチ機能とを分けて、それぞれ別個の回路で構成してもよい。
また、上記データアンプの名称は便宜上のもので、増幅ゲインが１であるバッファなどを用いてもよい。
また、ラッチ機能は必ずしも設けなくてもよい。すなわち、例えば実施形態１（図１）の例について、マルチプレクサ・デマルチプレクサ８だけで、３ビットのロウアドレスに基づいた１／８選択により、１２８ビットのデータが得られるようにした場合には、そのデータ（または誤り訂正されたデータ）は全て２ｎｄラッチ６０に保持されるので、データアンプ＆１ｓｔラッチ３０のようにラッチ機能を持たせなくても、バイト単位の書き込みをすることなどができる。
また、例えばＲＡＳサイクルが複数のクロックサイクルで行われる構成や、プリチャージが独立したクロックサイクルで行われる構成も用いたりしてもよい。
さらに、上記のような半導体記憶装置が１つのメモリマクロ上に複数含められて、データが並列に入出力されるようにしてもよく、このような構成は、複数のデータバスを有する混載ＤＲＡＭに適している。
本発明にかかる半導体記憶装置は、ＣＡＳアクセス時間を短縮してデータ転送効率を高めることなどが容易にできる効果を有し、誤り検出訂正（ Ｅｒｒｏｒ Ｃｈｅｃｋｉｎｇ ａｎｄ Ｃｏｒｒｅｃｔｉｎｇ：ＥＣＣ）回路を備えた半導体記憶装置等として有用である。
実施形態１の半導体記憶装置の要部の構成を示すブロック図である。 同、データアンプ＆１ｓｔラッチ３０の構成を示す回路図である。 同、半導体記憶装置の動作を示すタイミングダイアグラムである。 実施形態２の半導体記憶装置の要部の構成を示すブロック図である。 同、半導体記憶装置の動作を示すタイミングダイアグラムである。 実施形態３の半導体記憶装置の要部の構成を示すブロック図である。
符号の説明
１ａ〜ｃ ＮＡＮＤ素子
２ａ〜ｂ ＡＮＤ素子
３ａ〜ｄ インバータ素子
４ａ〜ｂ トライステート素子
５ａ〜ｄ トランスファーゲート
６ａ〜ｃ マルチプレクサ
７ａ〜ｃ デマルチプレクサ
８ａ〜ｂ マルチプレクサ・デマルチプレクサ
１０ａ，ｂ ノーマルデータ／パリティデータ用メモリセル
２０ａ，ｂ ノーマルデータ／パリティデータ用センスアンプ
３０ａ，ｂ ノーマルデータ／パリティデータ用データアンプ＆１ｓｔラッチ
４０ 誤り検出・訂正回路
５０ パリティ生成回路
６０ ２ｎｄラッチ
ＴＮ１〜３ ＮＭＯＳ素子
ＴＰ１〜２ ＰＭＯＳ素子
ＳＥＮ センスアンプ制御信号
ＣＳＬＥＮ センスアンプ・グローバルデータ線接続制御信号
ＳＷＥＮ １ｓｔラッチ入力制御信号
ＭＳＥＮ データアンプ＆１ｓｔラッチ制御信号
ＲＯＥＮ １ｓｔラッチデータ出力制御信号
ＥＣＣＴＧ ２ｎｄラッチ転送制御信号
ＷＥＮ ライトバッファ制御信号
ＡＸ＜４：０＞ ロウプリデコード信号
ＡＹ＜３：０＞ カラムプリデコード信号
ＮＷＭＳＫ＜１５：０＞ ライトマスク信号
ＧＤＬ／ＮＧＤＬ＜５４３：０＞ グローバルデータ線
ＲＤ＜５４３：０＞ １ｓｔラッチノード
ＷＲＤ＜１２７：０＞ ２ｎｄラッチノード
ＤＩ／ＤＯ＜１２７：０＞ 入出力データバス

Claims (12)

  1. 本体データ信号と誤り検出訂正符号データ信号とから成る第１のビット数のデータ信号が同時に読み出されるメモリセルアレイと、
    読み出されたデータ信号を増幅するセンスアンプと、
    センスアンプによって増幅されたデータ信号のうちの一部である第２のビット数のデータ信号を選択する選択部と、
    選択された第２のビット数のデータ信号の少なくとも一部に基づいて誤り検出訂正を行う誤り検出訂正部と、
    を備え、
    上記選択部の選択は、ロウアドレスに基づいて行われることを特徴とする半導体記憶装置。
  2. 請求項１の半導体記憶装置であって、さらに、
    上記選択部によって選択された第２のビット数のデータ信号を増幅する増幅部と、
    増幅された第２のビット数の信号のうちの第３のビット数のデータ信号を選択する増幅データ信号選択部と、
    を備え、
    上記増幅データ信号選択部による選択は、ロウアドレスおよびカラムアドレスのうちの何れか一方に基づいて行われることを特徴とする半導体記憶装置。
  3. 請求項２の半導体記憶装置であって、
    さらに、上記増幅部による増幅前もしくは後のデータ信号を保持する保持部、または増幅部を兼ねる保持部を備えたことを特徴とする半導体記憶装置。
  4. 請求項３の半導体記憶装置であって、
    さらに、上記増幅部および保持部と、選択部とを導通遮断させるスイッチを備えたことを特徴とする半導体記憶装置。
  5. 請求項４の半導体記憶装置であって、
    誤り検出訂正部による訂正データ信号の一部を半導体記憶装置の外部から入力されたデータ信号の一部によって置換した置換データ信号を、上記選択部を介してメモリセルアレイに書き込むとともに、
    上記置換データ信号を上記スイッチを介して保持部に保持させるように構成されたことを特徴とする半導体記憶装置。
  6. 請求項５の半導体記憶装置であって、
    上記置換データ信号がメモリセルアレイに書き込まれる際に、上記保持部から出力されるデータ信号が遮断されることを特徴とする半導体記憶装置。
  7. 請求項５の半導体記憶装置であって、さらに、
    半導体記憶装置の外部との間で入出力されるデータ信号を保持する入出力データ信号保持部と、
    訂正データ信号の一部と、半導体記憶装置の外部から入力された入力データ信号の一部とを選択的に上記入出力データ信号保持部に保持させる置換選択部と、
    を備えたことを特徴とする半導体記憶装置。
  8. 請求項７の半導体記憶装置であって、
    上記置換選択部は、訂正データ信号の一部と、入力データ信号の一部との選択を示すマスク信号と、選択したデータ信号の上記入出力データ信号保持部への保持許可を示す保持許可信号とに基づいて制御されることを特徴とする半導体記憶装置。
  9. 請求項８の半導体記憶装置であって、
    上記保持許可信号は、訂正データ信号が確定した後のタイミングで保持許可を示すことを特徴とする半導体記憶装置。
  10. 請求項８の半導体記憶装置であって、
    上記保持許可信号は、入出力データ信号保持部に保持されたデータ信号がメモリセルアレイに書き込まれる際に、保持禁止を示すことを特徴とする半導体記憶装置。
  11. 請求項７の半導体記憶装置であって、
    上記入出力データ信号保持部に保持されるデータ信号のビット数は、誤り検出訂正部によって誤り検出訂正されるデータ信号のビット数と等しく、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とは異なるとともに、
    上記入出力データ信号保持部に保持されるデータ信号のビット数と、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とを相互に変換する切り替え回路を備えたことを特徴とする半導体記憶装置。
  12. 本体データ信号と誤り検出訂正符号データ信号とから成る第１のビット数のデータ信号が同時に読み出されるメモリセルアレイと、
    読み出されたデータ信号を増幅するセンスアンプと、
    増幅されたデータ信号に基づいて誤り検出訂正を行う誤り検出訂正部と、
    半導体記憶装置の外部との間で入出力されるデータ信号を保持する入出力データ信号保持部と、
    上記入出力データ信号保持部に保持されるデータ信号のビット数は、誤り検出訂正部によって誤り検出訂正されるデータ信号のビット数と等しく、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とは異なるとともに、
    上記入出力データ信号保持部に保持されるデータ信号のビット数と、半導体記憶装置の外部との間で入出力されるデータ信号のビット数とを相互に変換する切り替え回路を備えたことを特徴とする半導体記憶装置。
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