KR20160021556A - 공유 가능한 ecc 셀 어레이를 갖는 메모리 장치 - Google Patents

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Abstract

본 발명은 외부 패리티 비트들과 내부 패리티 비트들을 저장하도록 공유되는 ECC 셀 어레이를 갖는 메모리 장치에 대하여 개시된다. 메모리 장치는 ECC 엔진과 ECC 선택부를 포함한다. ECC 엔진은 데이터를 수신하고, 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성한다. ECC 선택부는 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 출력한다. 선택된 외부 패리티 비트들 또는 내부 패리티 비트들은 공유 가능한 ECC 셀 어레이에 저장된다. 이에 따라, 메모리 장치의 칩 사이즈 오버헤드를 줄일 수 있다.

Description

공유 가능한 ECC 셀 어레이를 갖는 메모리 장치{Memory device having sharable ECC (Error Correction Code) cell array}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 에러 비트를 검출 및 정정하기 위한 외부 패리티 비트들과 내부 패리티 비트들을 저장하도록 공유되는 ECC 셀 어레이를 갖는 메모리 장치 및 메모리 시스템에 관한 것이다.
메모리 장치의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 메모리 장치, 예컨대 DRAM (dynamic Random Access Memory)의 메모리 셀은 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. DRAM의 공정 스케일링이 지속됨에 따라, 커패시터의 커패시턴스 값이 작아지고 있다. 또한, 커패시터의 누설 전류가 발생되어, 독출 및 기입 동작이 없는 동안에도 시간이 흐름에 따라 커패시터에 저장된 전하가 소멸되게 된다. 이에 따라, 비트 에러율 (BER: Bit Error Rate)이 증가함으로써, 메모리 셀에 저장된 데이터의 신뢰성이 저하될 수 있다. 이를 방지하기 위하여, 메모리 장치는 에러 비트를 검출 및 정정하는 ECC 기능을 수행할 수 있다. ECC 기능에 이용되는 패리티 비트들은 메모리 장치의 외부로부터 제공되거나 메모리 장치 내부에서 자체적으로 생성될 수 있다. 외부 패리티 비트들과 내부 패리티 비트들이 별개의 메모리 셀 영역들에 저장되지 않고 하나의 메모리 셀 영역을 공유하여 저장될 수 있다면, 메모리 장치는 ECC 패리티 비트들로 인한 칩 사이즈 오버헤드를 줄일 수 있을 것이다.
본 발명이 이루고자 하는 기술적 과제는 에러 비트를 검출 및 정정하기 위한 외부 패리티 비트들과 내부 패리티 비트들을 저장하도록 공유되는 ECC 셀 어레이를 갖는 메모리 장치 및 메모리 시스템을 제공하는 데 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일면에 따른 메모리 장치는, 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀들에 기입되는 데이터에 대한 ECC 패리티 비트들을 저장하는 ECC 셀 어레이, 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 ECC 엔진, 그리고 외부에서 제공되는 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 제어 신호에 응답하여 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함한다.
실시예들에 따라, 제어 신호는 메모리 장치의 모드 레지스터에서 제공될 수 있다.
실시예들에 따라, 제어 신호는 메모리 장치의 제어 신호 저장부에서 제공되고, 제어 신호 저장부는 원-타임 프로그래머블 메모리 또는 비휘발성 메모리 소자로 구현될 수 있다.
실시예들에 따라, 제어 신호는 메모리 콘트롤러로부터 수신되는 커맨드에 기초하여 생성될 수 있다.
실시예들에 따라, 메모리 셀 어레이와 ECC 셀 어레이는 동일한 메모리 뱅크에 포함될 수 있다.
실시예들에 따라, 데이터와 외부 패리티 비트들은 다른 버스들을 통하여 메모리 장치로 수신될 수 있다.
실시예들에 따라, 데이터와 외부 패리티 비트들은 동일한 버스를 통하여 순차적으로 또는 인터리브하게 메모리 장치로 수신될 수 있다.
실시예들에 따라, 외부 패리티 비트들은 메모리 콘트롤러에서 제공될 수 있다.
실시예들에 따라, ECC 엔진은 제어 신호에 응답하여 ECC 동작이 인에이블 또는 디세이블될 수 있다.
실시예들에 따라, ECC 엔진은 메모리 셀 어레이에서 독출되는 독출 데이터와 ECC 셀 어레이에서 독출되는 ECC 패리티 비트들을 수신하고, ECC 패리티 비트들을 이용하여 독출 데이터에 포함된 에러 비트를 검출하고 정정할 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 메모리 장치는 외부로부터 데이터를 수신하고 데이터에 상응하는 외부 패리티 비트들을 생성하는 메모리 버퍼와, 독립된 메모리 뱅크들을 포함하고 메모리 버퍼로부터 데이터와 외부 패리티 비트들을 수신하는 메모리 레이어를 포함한다. 메모리 레이어는 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크, 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함한다.
실시예들에 따라, 메모리 버퍼와 메모리 레이어는 관통 실리콘 비아(TSV)를 통하여 적층될 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 메모리 장치의 동작 방법은, 데이터와 함께 데이터에 상응하는 외부 패리티 비트들을 수신하는 단계, 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 단계, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 제어 신호에 응답하여 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 셀 어레이에 저장하는 단계를 포함한다.
실시예에 따라, 메모리 장치의 동작 방법은 데이터를 메모리 셀 어레이에 저장하는 단계를 더 포함할 수 있다.
실시예에 따라, 메모리 장치의 동작 방법은 메모리 콘트롤러로부터 수신되는 커맨드에 기초하여 제어 신호를 생성하는 단계를 더 포함할 수 있다.
실시예에 따라, 내부 패리티 비트들을 생성하는 단계는 제어 신호에 응답하여 인에이블 또는 디세이블될 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 다른 면에 따른 메모리 버퍼와 메모리 레이어를 포함하는 메모리 장치의 동작 방법은, 외부로부터 데이터를 수신하는 메모리 버퍼의 외부 ECC 엔진에 의해 데이터에 대한 외부 패리티 비트들을 생성하는 단계, 메모리 버퍼로부터 데이터와 외부 패리티 비트들을 메모리 레이어로 제공하는 단계, 메모리 레이어의 내부 ECC 엔진에 의해 데이터에 대한 내부 패리티 비트들을 생성하는 단계, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 메모리 레이어의 ECC 셀 어레이에 저장하는 단계를 포함한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 메모리 시스템은, 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치와, 데이터와 데이터에 상응하는 외부 패리티 비트들을 메모리 장치로 제공하는 메모리 컨트롤러를 포함한다. 메모리 레이어 각각은 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크, 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함한다.
실시예들에 따라, 메모리 콘트롤러는 외부 패리티 비트들을 생성하는 외부 ECC 엔진을 더 포함할 수 있다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 메모리 시스템은, 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치와, 데이터와 데이터에 상응하는 외부 패리티 비트들을 상기 메모리 장치로 제공하는 메모리 컨트롤러를 포함한다. 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 메모리 뱅크에 포함하는 메모리 레이어들과, 메모리 콘트롤러와 메모리 레이어들 사이에 연결되고 메모리 레이어들로 데이터와 ECC 패리티 비트들을 제공하는 메모리 버퍼를 포함한다. 메모리 버퍼는 메모리 콘트롤러로부터 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 ECC 엔진과, 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 메모리 시스템은, 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치와, 데이터와 데이터에 상응하는 외부 패리티 비트들을 메모리 장치로 제공하는 메모리 컨트롤러를 포함한다. 메모리 장치는 메모리 콘트롤러로부터 데이터를 수신하고, 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진을 포함하는 메모리 버퍼와, 메모리 버퍼와 연결되는 메모리 레이어들을 포함한다. 메모리 레이어들 각각은 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크와, 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함한다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 또다른 면에 따른 메모리 시스템은, 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치와, 데이터를 메모리 장치로 제공하는 메모리 컨트롤러를 포함한다. 메모리 장치는 메모리 콘트롤러로부터 데이터를 수신하고 데이터에 상응하는 외부 패리티 비트들을 생성하는 외부 ECC 엔진을 포함하는 메모리 버퍼와, 메모리 버퍼와 연결되는 메모리 레이어들을 포함한다. 메모리 레이어 각각은 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크, 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함한다.
상술한 본 발명의 메모리 장치는 외부 패리티 비트들과 내부 패리티 비트들이 ECC 셀 어레이를 공유하여 저장되므로 메모리 장치의 칩 사이즈 오버헤드를 줄일 수 있다. 또한, 메모리 장치는 외부 패리티 비트들이 선택되어 ECC 셀 어레이에 저장되는 경우, 내부 패리티 비트들을 생성하기 위한 동작이 차단되므로 내부 패리티 비트 생성에 따른 전류 소모 및 전력 소모를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 설명하는 제1 예의 도면이다.
도 2는 도 1의 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 3은 본 발명의 실시예들에 따른 ECC 엔진을 설명하는 블락 다이어그램이다.
도 4는 도 3의 ECC 인코딩 회로를 설명하는 도면이다.
도 5는 도 3의 ECC 디코딩 회로를 설명하는 도면이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 ECC 선택부를 설명하는 도면이다.
도 7은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 설명하는 제2 예의 도면이다.
도 8은 도 7의 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 9는 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 레이어들이 스택되어있는 메모리 장치를 설명하는 도면이다.
도 10은 도 9의 메모리 레이어들에서 하나의 채널을 설명하는 도면이다.
도 11은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제1 예의 도면이다.
도 12는 도 11의 메모리 시스템에서 데이터 및 외부 패리티 비트들의 전송을 설명하는 타이밍 다이어그램이다.
도 13은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제2 예의 도면이다.
도 14 및 도 15는 도 13의 메모리 시스템에서 데이터 및 외부 패리티 비트들의 전송 방법을 설명하는 도면들이다.
도 16은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제3 예의 도면이다.
도 17은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제4 예의 도면이다.
도 18은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제5 예의 도면이다.
도 19는 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치, 예컨대 DRAM의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 메모리 셀들의 크기가 작아지고 있고, 메모리 셀 커패시터의 커패시턴스 값이 작아지고 있다. 메모리 셀 커패시터의 누설 전류로 인하여, 시간이 흐름에 따라 커패시터에 저장된 전하가 소멸되어 메모리 셀에 저장된 데이터의 신뢰성이 저하될 수 있다. DRAM은 ECC 알고리즘을 적용하여 에러 비트들을 구제함으로써 데이터 무결성을 제공할 수 있다.
ECC 알고리즘은 데이터를 기록하고 읽는 과정에서 생길 수 있는 에러를 검출하고, 이를 스스로 정정할 수 있는 ECC 기능을 제공한다. DRAM은 내부에 ECC 엔진을 채용할 수 있다. ECC 엔진은 에러의 검출 및 정정하는 과정에서 패리티 비트들을 이용하는 ECC 동작을 수행한다. 이에 따라, DRAM은 패리티 비트들을 저장하기 위한 별도의 메모리 영역 확보가 필수적이다. 표 1에 나타낸 바와 같이, ECC 동작을 위해 패리티 비트들을 많이 쓸수록 정정할 수 있는 데이터 비트의 개수는 많아지지만 칩 사이즈 오버헤드가 생길 수 있다.
Data bit Error bit Parity bit Chip size overhead
8 1 4 50%
16 1 5 31%
32 1 6 18%
64 1 7 10%
128 1 8 6%
표 1에서, 데이터 비트들에 대하여 해밍 코드(Hamming code)를 기초로 하여 128 비트 단위로 ECC동작을 수행한다고 가정하면, 8 비트의 패리티 비트들이 요구될 수 있다. DRAM에서, 128 데이터 비트들에 대한 8 패리티 비트들을 저장하기 위해 요구되는 메모리 셀 어레이 영역으로 인하여 6% 정도의 칩 사이즈 오버헤드가 생길 수 있다.
DRAM은 내부에 ECC 엔진을 구비하여, 128 데이터 비트들에 대한 ECC 동작을 수행하고 8 패리티 비트들을 생성할 수 있다. DRAM에서 생성된 8 패리티 비트들은 메모리 셀 어레이 영역에 저장될 수 있다. 설명의 편의를 위하여, DRAM 내부에 구비되는 ECC 엔진을 내부 ECC 엔진이라 칭하고, 내부 ECC 엔진에 의해 생성되는 패리티 비트들을 내부 패리티 비트들이라 칭한다. 그리고, 패리티 비트들이 저장되는 메모리 셀 어레이를 ECC 셀 어레이라고 칭하여 설명된다.
한편, DRAM을 제어하는 메모리 콘트롤러는, DRAM으로 전송하는 데이터의 무결성을 보장하기 위하여, 데이터 버스를 통해 데이터와 함께 패리티 비트들을 실어서 전송할 수 있다. DRAM의 입장에서, 메모리 콘트롤러로부터 제공되는 패리티 비트들은 외부 패리티 비트들로 볼 수 있다. 또한, 외부 패리티 비트들을 생성하는 ECC 엔진은 외부 ECC 엔진으로 볼 수 있다. DRAM으로 전송되는 외부 패리티 비트들도 메모리 셀 어레이 영역에 저장될 수 있다. 예컨대, 메모리 콘트롤러에서 DRAM으로 전송되는 데이터 비트들이 128 비트이고 외부 패리티 비트들이 8 비트라고 가정한다면, DRAM은 8 비트의 외부 패리티 비트들을 저장할 수 있는 메모리 셀 어레이 영역을 필요로 한다. 이에 따라, 8 비트의 외부 패리티 비트들을 저장하기 위하여 요구되는 메모리 셀 어레이 영역으로 인하여 6% 정도의 칩 사이즈 오버헤드가 추가적으로 더 생길 수 있다.
DRAM에서, 외부 패리티 비트들과 내부 패리티 비트들이 별개의 메모리 셀 어레이 영역들에 저장되지 않고 하나의 메모리 셀 어레이 영역 (예컨대, ECC 셀 어레이)을 공유하여 저장될 수 있다면, DRAM은 ECC 동작에 이용되는 패리티 비트들로 인한 칩 사이즈 오버헤드를 줄일 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 설명하는 제1 예의 도면이다.
도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(102), ECC 셀 어레이(104), 내부 ECC 엔진(106) 그리고 ECC 선택부(108)를 포함한다.
메모리 셀 어레이(102)는 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(102)의 메모리 셀 각각은 데이터에 상응하는 차아지를 저장하기 위한 커패시터와 트랜지스터로 구성될 수 있다.
ECC 셀 어레이(104)는, 메모리 셀 어레이(102)와 동일하게, 행들 및 열들로 배열되는 복수개의 메모리 셀들을 포함하고, 메모리 셀 각각은 커패시터와 트랜지스터로 구성될 수 있다. ECC 셀 어레이(104)는 메모리 셀 어레이(102)의 메모리 셀들로/로부터 제공되는 데이터 비트들에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들(ECCP)을 저장할 수 있다. ECC 동작 설명의 편의를 위하여, 메모리 셀 어레이(102)의 메모리 셀들은 노멀 셀들이라고 칭하고, ECC 셀 어레이(104)의 메모리 셀들은 ECC 셀이라고 칭한다.
내부 ECC 엔진(106)은 메모리 셀 어레이(102)로/로부터 기입 또는 독출되는 데이터 비트들에 대한 ECC 기능을 수행할 수 있다. ECC 기능은 데이터 비트들에 상응하는 패리티 비트들(ECCP)을 계산하는 기능과 데이터 비트들 중 에러 비트를 검출 및 정정하는 기능을 포함할 수 있다. 내부 ECC 엔진(106)은 메모리 셀 어레이(102)의 노멀 셀들로 기입되는 데이터 비트들에 대해서 내부 패리티 비트들(INT_ECCP)을 생성할 수 있다. 내부 ECC 엔진(106)은 ECC 셀 어레이(104)로부터 독출되는 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이(102)의 노멀 셀들로부터 독출되는 데이터 비트들에 포함된 에러 비트를 검출하고 정정하는 ECC 동작을 수행할 수 있다.
실시예에 따라, 내부 ECC 엔진(106)은 메모리 셀 어레이(102)로 기입되는 128 데이터 비트들에 대하여 8 비트의 내부 패리티 비트들(INT_ECCP)을 생성하고, 메모리 셀 어레이(102)로부터 독출되는 128 데이터 비트와 ECC 셀 어레이(104)에서 독출되는 8 비트의 ECC 패리티 비트들(ECCP)을 이용하여 128 데이터 비트들에 포함된 에러 비트를 검출하고 정정할 수 있다.
ECC 선택부(108)는 내부 ECC 엔진(106)에서 생성된 내부 패리티 비트들(INT_ECCP)와 메모리 장치(100)의 외부에서 제공되는 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(108)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 ECC 셀 어레이(104)에 저장될 수 있다.
ECC 선택부(108)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(104)에서 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(106)으로 또는 외부 패리티 비트들(EXT_ECCP)을 제공한 외부로 전달할 수 있다. ECC 선택부(108)은 ECC 셀 어레이(104)에서 독출되는 ECC 패리티 비트들(ECCP)이 내부 패리티 비트들(INT_ECCP)에 상응하는 경우, 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(106)으로 전달할 수 있다. ECC 선택부(108)은 ECC 셀 어레이(104)에서 독출되는 ECC 패리티 비트들(ECCP)이 외부 패리티 비트들(EXT_ECCP)에 상응하는 경우, 독출되는 ECC 패리티 비트들(ECCP)을 외부로 전달할 수 있다.
실시예에 따라, ECC 선택부(108)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP) 또는 외부 패리티 비트들(EXT_ECCP)을 선택적으로 출력하는 멀티 플렉서를 포함할 수 있다.
실시예에 따라, ECC 제어 신호(CNTL)는 메모리 장치(100)의 모드 레지스터에서 제공될 수 있다. 모드 레지스터는 메모리 장치(100)의 복수개 동작 옵션들을 제공하고, 메모리 장치(100)의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있다.
실시예에 따라, ECC 제어 신호(CNTL)는 메모리 장치(100)의 제어 신호 저장부에서 제공될 수 있다. 제어 신호 저장부는 메모리 장치(100)의 기입 동작, 독출 동작 또는 ECC 동작을 수행하도록 제어하는 제어 신호들을 저장할 수 있다. 제어 신호 저장부는 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현되거나, MRAM (Magnetic Ramdom Access Memory), RRAM (Resistance Random Access memory), PRAM (Phase Change Ramdom Access Memory), 플래쉬 메모리(Flash memory)와 같은 비휘발성 메모리 소자로 구현될 수 있다.
실시예에 따라, ECC 제어 신호(CNTL)는 메모리 장치(100)의 커맨드 디코더에서 제공될 수 있다. 커맨드 디코더는 메모리 콘트롤러로부터 수신되는 ECC 커맨드를 디코딩하여 ECC 제어 신호(CNTL)를 생성할 수 있다.
도 2는 도 1의 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 1과 연계하여 도 2를 참조하면, 메모리 장치(100)의 ECC 동작을 제어하는 ECC 제어 신호(CNTL)가 셋팅될 수 있다(S210). ECC 제어 신호(CNTL)는 내부 패리티 비트들(INT_ECCP)와 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하여 ECC 동작의 패리티 비트들로 이용되도록 할 수 있다. ECC 제어 신호(CNTL)는 메모리 장치(100)의 모드 레지스터 또는 제어 신호 저장부에서 제공될 수 있고, 메모리 콘트롤러로부터 수신되는 ECC 커맨드에 기초하여 생성될 수 있다.
메모리 장치(100)는 메모리 콘트롤러로부터 메모리 셀 어레이(102)의 노멀 셀들에 기입될 기입 데이터를 수신할 수 있다. 메모리 콘트롤러는 기입 데이터와 더불어 기입 데이터에 상응하는 외부 패리티 비트들(EXT_ECCP)을 메모리 장치로 전송할 수 있다. 메모리 장치(100)는 기입 데이터와 함께 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다(S220). 외부 패리티 비트들(EXT_ECCP)은 ECC 선택부(108)로 제공될 수 있다.
메모리 장치(100)는 기입 데이터를 수신하는 ECC 엔진(106)에 의해 ECC 동작을 수행하고 내부 패리티 비트들(INT_ECCP)을 생성할 수 있다(S230). 기입 데이터는 메모리 셀 어레이(102)에 저장되고, 내부 패리티 비트들(INT_ECCP)은 ECC 선택부(108)로 제공될 수 있다.
메모리 장치(100)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(104)에 저장될 ECC 패리티 비트들(ECCP)을 선택할 수 있다(S240).
ECC 제어 신호(CNTL)가 하나의 비트 정보로서 제1 로직 레벨 (예컨대, 로직 하이)로 셋팅되어 있는 경우(S240: 예), ECC 선택부(108)는 외부 패리티 비트들(EXT_ECCP)을 선택하여 ECC 패리티 비트들(ECCP)로서 출력할 수 있다. 선택된 외부 패리티 비트들(EXT_ECCP)은 ECC 셀 어레이(104)로 전달되어 저장될 수 있다(S250).
ECC 제어 신호(CNTL)가 제2 로직 레벨 (예컨대, 로직 로우)로 셋팅되어 있는 경우(S240: 아니오), ECC 선택부(108)는 내부 패리티 비트들(INT_ECCP)을 선택하여 ECC 패리티 비트들(ECCP)로서 출력할 수 있다. 선택된 내부 패리티 비트들(INT_ECCP)은 ECC 셀 어레이(104)로 전달되어 저장될 수 있다(S260).
본 실시예의 메모리 장치의 동작 방법에서, ECC 제어 신호(CNTL)가 제1 로직 레벨로 셋팅될 때 외부 패리티 비트들(EXT_ECCP)을 선택하고, 제2 로직 레벨로 셋팅될 때 내부 패리티 비트들(INT_ECCP)을 선택하고, 선택된 패리티 비트들을 ECC 셀 어레이(104)에 저장할 수 있다. 이에 따라, 외부 패리티 비트들(EXT_ECCP)과 내부 패리티 비트들(INT_ECCP)이 ECC 셀 어레이(104)를 공유하여 저장되므로, 메모리 장치(100)의 칩 사이즈 오버헤드를 줄일 수 있다.
도 3은 본 발명의 실시예들에 따른 ECC 엔진을 설명하는 블락 다이어그램이다.
도 3을 참조하면, ECC 엔진(106)은 메모리 셀 어레이(102)의 1 단위분의 노멀 셀들로/로부터 기입 또는 독출되는 데이터(Data[0:127])에 대하여 ECC 동작을 수행할 수 있다. ECC 엔진(106)은 128 데이터 비트에 대하여 8 비트 패리티 비트들을 이용하는 [128, 8] 해밍 코드를 이용할 수 있다. 실시예에 따라, ECC 엔진(106)은 128 데이터 비트들 이외에 8, 16, 32, 64 비트들 중 하나로 구성되는 데이터 비트들에 대하여 ECC 동작을 수행할 수 있다. ECC 엔진(106)은 ECC 인코딩 회로(310)와 ECC 디코딩 회로(320)를 포함할 수 있다.
ECC 인코딩 회로(310)는 메모리 셀 어레이(102)의 노멀 셀들에 기입될 기입 데이터(WData[0:127])에 대하여 내부 패리티 비트들(INT_ECCP[0:7])을 생성할 수 있다. 내부 패리티 비트들(INT_ECCP[0:7])은 ECC 선택부(108)로 전달될 수 있다.
ECC 디코딩 회로(320)는 메모리 셀 어레이(102)의 노멀 셀들로부터 독출되는 독출 데이터(RData[0:127])와 ECC 선택부(108)를 통해 전달되는 ECC 패리티 비트들(ECCP[0:7])을 수신하고, ECC 패리티 비트들(ECCP[0:7] 이용하여 독출 데이터(RData[0:127])의 에러 비트를 검출하고 정정하여, 에러 정정된 데이터(Data[0:63])를 출력할 수 있다.
도 4는 도 3의 ECC 인코딩 회로를 설명하는 도면이다.
도 4를 참조하면, ECC 인코딩 회로(310)는 128 비트 기입 데이터(WData[0:127])와 베이시스 비트(Basis Bit, B[0:7])를 수신하고, XOR 어레이 연산을 이용하여 내부 패리티 비트들(INT_ECCP[0:7])을 발생하는 패리티 발생부(412)를 포함할 수 있다. 베이시스 비트(B[0:7])는 128 비트 기입 데이터(WData[0:127])에 대한 내부 패리티 비트들(INT_ECCP[0:7])을 발생시키기 위한 비트들로서, 예컨대, b`0000000 비트들로 구성될 수 있다. 베이시스 비트(B[0:7])는 b`0000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 5는 도 3의 ECC 디코딩 회로를 설명하는 도면이다.
도 5를 참조하면, ECC 디코딩 회로(320)는 신드롬 발생부(502), 계수 계산부(504), 1 비트 에러 위치 검출부(506), 그리고 에러 정정부(508)를 포함한다. 신드롬 발생부(502)는 메모리 셀 어레이(102)에서 독출되는 128 비트 독출 데이터(RData[0:127])와 ECC 선택부(108)를 통해 전달되는 ECC 패리티 비트들(ECCP[0:7])을 수신하고 XOR 어레이 연산을 이용하여 신드롬 데이터(S[0:7])를 발생할 수 있다. 계수 계산부(504)는 신드롬 데이터(S[0:7])를 이용하여 오류 위치 방정식의 계수를 산출할 수 있다. 오류 위치 방정식은 에러 비트의 역수를 근으로 하는 방정식이다. 1 비트 에러 위치 검출부(506)는 산출된 오류 위치 방정식을 이용하여 1 비트 에러의 위치를 계산할 수 있다. 에러 정정부(508)는 1 비트 에러 위치 검출부(506)의 검출 결과에 기초하여 1 비트 에러 위치를 결정할 수 있다. 에러 정정부(508)는 결정된 1 비트 에러 위치 정보에 따라 128 비트 독출 데이터(RData[0:127]) 중 에러가 발생한 비트의 로직 값을 반전시켜 에러를 정정하고, 에러 정정된 128 비트 데이터(Data[0:127])를 출력할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른ECC 선택부를 설명하는 도면이다.
도 6a을 참조하면, 메모리 장치(100)의 기입 동작에서 ECC 선택부(108)는 내부 패리티 비트들(INT_ECCP) 또는 외부 패리티 비트들(EXT_ECCP)을 선택적으로 출력하는 멀티플렉서로 동작할 수 있다. ECC 선택부(108)는 ECC 엔진(106)의 ECC 인코딩 회로(310, 도 3)로부터 내부 패리티 비트들(INT_ECCP)를 수신하고, 메모리 장치(100)의 외부로부터 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(108)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP) 또는 외부 패리티 비트들(EXT_ECCP)를 선택적으로 출력할 수 있다. ECC 선택부(108)에서 출력되는 ECC 패리티 비트들(ECCP)은 ECC 셀 어레이(104)에 저장될 수 있다.
도 6b를 참조하면, 메모리 장치(100)의 독출 동작에서 ECC 선택부(108)는 ECC 셀 어레이(104)로부터 독출되는 ECC 패리티 비트들(ECCP)을 전달하는 버퍼로 동작할 수 있다. ECC 선택부(108)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(104)로부터 독출되는 ECC 패리티 비트들(ECCP)을 ECC 엔진(106)의 ECC 디코딩 회로(320)로 전달할 수 있다. ECC 셀 어레이(104)로부터 독출되는 ECC 패리티 비트들(ECCP)은 ECC 엔진(106)에서 제공된 내부 패리티 비트들(INT_ECCP)일 수 있다. ECC 선택부(108)를 통해 전달되는 ECC 패리티 비트들(ECCP[0:7])은 ECC 디코딩 회로(320, 도 3)에서 메모리 셀 어레이(102)의 노멀 셀들로부터 독출되는 독출 데이터(RData[0:127])에 대하여 에러 비트를 검출하고 정정하는 데 이용될 수 있다.
ECC 선택부(108)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(104)에서 독출되는 ECC 패리티 비트들(ECCP)을 외부, 예컨대 메모리 콘트롤러로 전달할 수 있다 . ECC 셀 어레이(104)로부터 독출되는 ECC 패리티 비트들(ECCP)은 메모리 콘트롤러에서 제공한 외부 패리티 비트들(EXT_ECCP)일 수 있다.
도 7은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 설명하는 제2 예의 도면이다.
도 7을 참조하면, 메모리 장치(700)는 메모리 셀 어레이(702), ECC 셀 어레이(704), 내부 ECC 엔진(706) 그리고 ECC 선택부(708)를 포함한다.
메모리 셀 어레이(702)는 행들 및 열들로 배열되는 복수개의 노멀 셀들을 포함하고, ECC 셀 어레이(704)는 행들 및 열들로 배열되는 복수개의 ECC 셀들을 포함할 수 있다. ECC 셀 어레이(704)는 메모리 셀 어레이(102)의 노멀 셀들로/로부터 제공되는 데이터 비트들에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들(ECCP)을 저장할 수 있다.
내부 ECC 엔진(706)은 메모리 셀 어레이(702)로/로부터 기입 또는 독출되는 데이터 비트들에 대한 ECC 기능을 수행할 수 있다. 내부 ECC 엔진(706)은 ECC 제어 신호(CNTL)에 응답하여 메모리 셀 어레이(702)의 노멀 셀들로 기입되는 데이터 비트들에 대해서 내부 패리티 비트들(INT_ECCP)을 생성하는 ECC 인코딩 동작을 수행할 수 있다. 내부 ECC 엔진(706)은 ECC 셀 어레이(704)로부터 독출되는 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이(702)의 노멀 셀들로부터 독출되는 데이터 비트들에 포함된 에러 비트를 검출하고 정정하는 ECC 디코딩 동작을 수행할 수 있다.
ECC 선택부(708)는 내부 ECC 엔진(106)에서 생성된 내부 패리티 비트들(INT_ECCP)와 메모리 장치(700)의 외부에서 제공되는 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(708)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트들(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 ECC 셀 어레이(704)에 저장될 수 있다.
ECC 선택부(708)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(704)에서 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(706)으로 또는 외부 패리티 비트들(EXT_ECCP)을 제공한 외부로 전달할 수 있다.
도 8은 도 7의 메모리 장치의 동작 방법을 설명하는 플로우챠트이다.
도 7과 연계하여 도 8을 참조하면, 메모리 장치(700)의 ECC 동작을 제어하는 ECC 제어 신호(CNTL)가 셋팅될 수 있다(S810). ECC 제어 신호(CNTL)는 ECC 엔진(706)의 내부 패리티 비트들(INT_ECCP)을 생성하는 동작을 인에이블 또는 디세이블하도록 할 수 있다. 또한, ECC 제어 신호(CNTL)는 ECC 선택부(708)에서 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하도록 하여, ECC 패리티 비트들(ECCP)로서 ECC 셀 어레이(704)에 저장되도록 하고 ECC 디코딩 동작의 패리티 비트들로 이용되도록 할 수 있다. ECC 제어 신호(CNTL)는 메모리 장치(700)의 모드 레지스터 또는 제어 신호 저장부에서 제공될 수 있고, 메모리 콘트롤러로부터 수신되는 ECC 커맨드에 기초하여 생성될 수 있다.
메모리 장치(700)는 메모리 콘트롤러로부터 메모리 셀 어레이(702)의 노멀 셀들에 기입될 기입 데이터를 수신할 수 있다. 메모리 콘트롤러는 기입 데이터와 더불어 기입 데이터에 상응하는 외부 패리티 비트들(EXT_ECCP)을 메모리 장치로 전송할 수 있다. 메모리 장치(700)는 기입 데이터와 함께 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다(S820). 외부 패리티 비트들(EXT_ECCP)은 ECC 선택부(108)로 제공될 수 있다.
메모리 장치(700)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(104)에 저장될 ECC 패리티 비트들(ECCP)을 선택할 수 있다(S830).
ECC 제어 신호(CNTL)가 하나의 비트 정보로서 제1 로직 레벨 (예컨대, 로직 하이)로 셋팅되어 있는 경우(S830: 예), ECC 선택부(108)는 외부 패리티 비트들(EXT_ECCP)을 선택하여 패리티 비트들(ECCP)로서 출력할 수 있다. 선택된 외부 패리티 비트들(EXT_ECCP)은 ECC 셀 어레이(704)로 전달되어 저장될 수 있다(S840).
ECC 제어 신호(CNTL)가 제2 로직 레벨 (예컨대, 로직 로우)로 셋팅되어 있는 경우(S830: 아니오), ECC 엔진(706)은 기입 데이터를 수신하고 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)을 생성할 수 있다(S850). 내부 패리티 비트들(INT_ECCP)은 ECC 선택부(708)로 제공될 수 있다.
ECC 선택부(708)는 내부 패리티 비트들(INT_ECCP)을 선택하여 패리티 비트들(ECCP)로서 출력할 수 있다. 선택된 내부 패리티 비트들(INT_ECCP)은 ECC 셀 어레이(704)로 전달되어 저장될 수 있다(S860).
본 실시예의 메모리 장치의 동작 방법에서, ECC 제어 신호(CNTL)가 제1 로직 레벨로 셋팅될 때 외부 패리티 비트들(EXT_ECCP)을 선택하여 ECC 셀 어레이(704)에 저장하고, 제2 로직 레벨로 셋팅될 때 기입 데이터에 대하여 내부 패리티 비트들(INT_ECCP)을 생성하고 내부 패리티 비트들(INT_ECCP)을 선택하여 ECC 셀 어레이(704)에 저장할 수 있다. 이에 따라, 외부 패리티 비트들과 내부 패리티 비트들이 ECC 셀 어레이(704)를 공유하여 저장되므로, 메모리 장치(700)의 칩 사이즈 오버헤드를 줄일 수 있다. 또한, 외부 패리티 비트들(EXT_ECCP)이 선택되어 ECC 셀 어레이(704)에 저장되는 경우, 메모리 장치(700)는 내부 패리티 비트들(INT_ECCP)을 생성하기 위한 ECC 엔진(706)의 ECC 인코딩 동작이 차단되므로, 내부 패리티 비트 생성에 따른 전류 소모 및 전력 소모를 줄일 수 있다.
도 9는 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 레이어들이 스택되어있는 메모리 장치를 설명하는 도면이다.
도 9를 참조하면, 메모리 장치(900)는 스택된 다수개의 메모리 레이어들(910, 920, 930, 940)을 포함한다. 메모리 레이어들(910, 920, 930, 940)은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 메모리 레이어(910, 920, 930, 940) 각각은 2 채널들(911-912, 921-922, 931-932, 941-942)로 구성될 수 있다. 각각의 채널(911, 912, 921, 922, 931, 932, 941, 942)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹된다(independently clocked).
본 실시예에서, 메모리 장치(900)는 4개의 메모리 레이어들(910, 920, 930, 940)이 스택되어 8개 채널들로 구성되는 예를 제공한다. 실시예에 따라, 메모리 장치(900)에는 2개 내지 8개 메모리 레이어들이 스택될 수 있다. 메모리 레이어(910, 920, 930, 940) 각각은 1 또는 4 채널들로 구성될 수 있다. 하나의 채널(single channel)은 다수개의 메모리 레이어들(910, 920, 930, 940)에 분산될 수 있다.
메모리 장치(900)는 스택된 메모리 레이어들(910, 920, 930, 940)의 하단부에 메모리 버퍼(902)를 더 포함할 수 있다. 메모리 버퍼(902)는 메모리 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들(910, 920, 930, 940)에 제공하는 신호 분배 기능을 제공할 수 있다. 메모리 버퍼(902)는 커맨드, 어드레스, 클럭 및 데이터를 모두 버퍼링하므로, 메모리 콘트롤러는 메모리 버퍼(902)의 로드(load)만을 구동함으로써 메모리 레이어들(910, 920, 930, 940)과 인터페이스할 수 있다.
메모리 버퍼(902)와 메모리 레이어들(910, 920, 930, 940)은 관통 실리콘 비아(TSV, 901)를 통해 신호를 서로 송수신할 수 있다. 메모리 버퍼(902)는 메모리 장치(900)의 외면에 형성된 도전 수단을 통해 외부의 메모리 컨트롤러와 통신할 수 있다.
각각의 채널(911, 912, 921, 922, 931, 932, 941, 942)는 독립된 커맨드와 데이터 인터페이스를 구성할 수 있다. 각각의 채널(911, 912, 921, 922, 931, 932, 941, 942)는 서로 독립적이므로, 설명의 간소화를 위하여 하나의 채널(single channel, 941)에 대해 대표적으로 설명된다. 하나의 채널(941)에 대한 설명은 나머지 채널들(911, 912, 921, 922, 931, 932, 942)에도 동일하게 적용될 수 있다.
채널(941)은 채널(941)로/로부터 기입 또는 독출되는 데이터에 포함된 에러 비트를 검출 및 정정하기 위한 외부 패리티 비트들과 내부 패리티 비트들이 ECC 셀 어레이(944)를 공유하여 저장되도록 할 수 있다. 채널(941)은 메모리 장치(900) 외부의 메모리 콘트롤러로부터 제공되는 외부 패리티 비트들을 메모리 버퍼(902)를 통해 수신할 수 있다. 채널(941)은 메모리 콘트롤러로부터 제공되는 기입 데이터를 수신하고, 기입 데이터에 대하여 ECC 인코딩 동작을 수행하여 내부 패리티 비트들을 생성하는 ECC 엔진(946)을 포함할 수 있다. 채널(941)은 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, ECC 제어 신호에 응답하여 내부 패리티 비트들과 외부 패리티 비트들 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트로서 출력하는 ECC 선택부(948)를 포함할 수 있다. ECC 패리티 비트들은 ECC 셀 어레이(944)에 저장될 수 있다.
도 10은 도 9의 메모리 레이어들에서 하나의 채널을 설명하는 도면이다.
도 10을 참조하면, 채널(941)은 제어 로직(1010), 리프레쉬 어드레스 발생부(1015), 어드레스 버퍼(1020), 뱅크 제어 로직(1030), 로우 어드레스 멀티플렉서(1040), 칼럼 어드레스 래치(1050), 로우 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(1090), 데이터 입출력 버퍼(1095), 내부 ECC 엔진(946), 그리고 ECC 선택부(948)을 포함할 수 있다.
메모리 셀 영역은 제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이(1080a, 1080b, 1080c, 1080d) 각각은 메모리 셀 어레이와 ECC 셀 어레이로 구성될 수 있다. 메모리 셀 어레이는 행들 및 열들로 배열되는 복수개의 노멀 셀들을 포함하고, ECC 셀 어레이는 행들 및 열들로 배열되는 복수개의 ECC 셀들을 포함할 수 있다. ECC 셀 어레이는 메모리 셀 어레이의 노멀 셀들로/로부터 제공되는 데이터에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들을 저장할 수 있다.
로우 디코더는 제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(1060a, 1060b, 1060c, 1060d)을 포함할 수 있다. 칼럼 디코더는 제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d)에 각각 연결된 제1 내지 제4 뱅크 칼럼 디코더들(1070a, 1070b, 1070c, 1070d)을 포함할 수 있다. 센스 앰프부는 제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(1085a, 1085b, 1085c, 1085d)을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d), 제1 내지 제4 뱅크 로우 디코더들(1060a, 1060b, 1060c, 1060d), 제1 내지 제4 뱅크 칼럼 디코더들(1070a, 1070b, 1070c, 1070d) 및 제1 내지 제4 뱅크 센스 앰프들(1085a, 1085b, 1085c, 1085d)은 제1 내지 제4 메모리 뱅크들을 각각 구성할 수 있다. 도 10에는 4개의 메모리 뱅크들을 포함하는 채널(941)의 예가 도시되어 있으나, 실시예에 따라, 채널(941)은 임의의 수의 메모리 뱅크들을 포함할 수 있다.
또한, 실시예에 따라, 채널(941)는 DDR SDRAM (Double Data Rate Synchronous Dynamic Ramdom Access Memory), LPDDR (Low Power Double Data Rate) SDRAM, GDDR (Graphics Double Data Rate) SDRAM, RDRAM (Rambus Dynamic Ramdom Access Memory) 등과 같은 동적 랜덤 억세스 메모리 (Dynamic Ramdom Access Memory: DRAM) 이거나, ECC 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다.
제어 로직(1010)은 채널(941)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(1010)은 채널(941)이 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(1010)은 메모리 콘트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(1011) 및 채널(941)의 동작 모드를 설정하기 위한 모드 레지스터(1012)를 포함할 수 있다.
커맨드 디코더(1011)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS)등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들을 생성할 수 있다. 커맨드 디코더(1011)는 메모리 콘트롤러로부터 수신되는 ECC 커맨드를 디코딩하여 ECC 제어 신호(CNTL)를 생성할 수 있다.
모드 레지스터(1012)는 채널(941)의 복수개 동작 옵션들을 제공하고, 채널(941)의 다양한 기능들, 특성들 그리고 모드들을 프로그램할 수 있다. 모드 레지스터(1012)는 채널(941)의 ECC 동작을 제어하는 ECC 제어 신호(CNTL)를 제공할 수 있다.
제어 로직(1010)은 채널(941)의 기입 동작, 독출 동작 또는 ECC 동작을 수행하도록 제어하는 제어 신호들을 저장하는 제어 신호 저장부를 포함할 수 있다. 에서 제공될 수 있다. 제어 신호 저장부는 레이저-프로그래머블 퓨즈 메모리, 안티-퓨즈 메모리, 전기적 프로그래머블 퓨즈 메모리 등과 같은 원-타임 프로그래머블 메모리로 구현될 수 있다. 제어 신호 저장부는 채널(941)의 ECC 동작을 제어하는 ECC 제어 신호(CNTL)를 제공할 수 있다.
제어 로직(1010)은 동기 방식으로 채널(941)을 구동하기 위한 차동 클럭들(CK_t/CK_c) 및 클럭 인에이블 신호(CKE)를 더 수신할 수 있다. 채널(941)의 데이터는 더블 데이터 레이트로 동작할 수 있다. 클럭 인에이블 신호(CKE)는 클럭(CK_t)의 상승 에지에서 캡쳐될 수 있다.
제어 로직(1010)은 리프레쉬 커맨드에 응답하여 리프레쉬 어드레스 발생부(1015)가 오토 리프레쉬 동작을 수행하도록 제어하거나, 셀프 리프레쉬 진입 커맨드에 응답하여 리프레쉬 어드레스 발생부(1015)가 셀프 리프레쉬 동작을 수행하도록 제어할 수 있다.
리프레쉬 어드레스 발생부(1015)는 리프레쉬 동작이 수행될 메모리 셀 로우에 해당하는 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다. 리프레쉬 어드레스 발생부(1015)는 휘발성 메모리 장치의 표준에서 정의된 리프레쉬 주기로 리프레쉬 어드레스(REF_ADDR)를 생성할 수 있다.
어드레스 버퍼(1020)는 메모리 콘트롤러로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 버퍼(1020)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(1030)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(1040)로 제공하고, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(1050)에 제공할 수 있다.
뱅크 제어 로직(1030)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1060a, 1060b, 1060c, 1060d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1070a, 1070b, 1070c, 1070d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
뱅크 제어 로직(1030)은 뱅크 그룹을 결정하는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 그룹 제어 신호들을 생성할 수 있다. 뱅크 그룹 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(1060a, 1060b, 1060c, 1060d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 로우 디코더들이 활성화되고, 제1 내지 제4 뱅크 칼럼 디코더들(1070a, 1070b, 1070c, 1070d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 그룹의 칼럼 디코더들이 활성화될 수 있다.
로우 어드레스 멀티플렉서(1040)는 어드레스 버퍼(1020)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 발생부(1015)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉스(1040)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(1040)에서 출력되는 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(1060a, 1060b, 1060c, 1060d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(1060a, 1060b, 1060c, 1060d) 중 뱅크 제어 로직(1030)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(1040)에서 출력된 로우 어드레스를 디코딩하여, 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(1050)는 어드레스 버퍼(1020)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(1050)는 버스트 모드에서 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(1050)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 칼럼 디코더들(1070a, 1070b, 1070c, 1070d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 칼럼 디코더들(1070a, 1070b, 1070c, 1070d) 중 뱅크 제어 로직(1030)에 의해 활성화된 뱅크 칼럼 디코더는 입출력 게이팅 회로(1090)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(1090)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 그리고 제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d)에 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d) 중 하나의 뱅크 어레이의 메모리 셀 어레이에서 독출되는 데이터와 ECC 셀 어레이에서 독출되는 ECC 패리티 비트들(ECCP)은 센스 앰프에 의해 감지 증폭되고, 독출 데이터 래치들에 저장될 수 있다. 독출 데이터 래치에 저장된 데이터(DQ)는 데이터 입출력 버퍼(1095)로 전달되고, 메모리 버퍼(902, 도 9)를 통해 메모리 콘트롤러에 제공될 수 있다. 또한, 독출 데이터 래치에 저장된 데이터(DQ)는 내부 ECC 엔진(946)으로 전달될 수 있다. 내부 ECC 엔진(946)은 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이에서 독출된 데이터에 포함된 에러 비트를 검출하고 정정할 수 있다.
제1 내지 제4 뱅크 어레이들(1080a, 1080b, 1080c, 1080d) 중 하나의 뱅크 어레이의 메모리 셀 어레이에 기입될 기입 데이터(DQ)는 메모리 콘트롤러로부터 메모리 버퍼(902, 도 9)를 통해 데이터 입출력 버퍼(1095)로 제공될 수 있다. 메모리 콘트롤러는 기입 데이터와 함께 기입 데이터에 상응하는 외부 패리티 비트들을 메모리 버퍼(902, 도 9)를 통해 데이터 입출력 버퍼(1095)로 제공할 수 있다. 데이터 입출력 버퍼(1095)에 제공된 데이터(DQ)는 기입 드라이버를 통하여 하나의 뱅크 어레이에 기입될 수 있다. 또한, 데이터 입출력 버퍼(1095)에 제공된 데이터(DQ)는 내부 ECC 엔진(946)으로 전달될 수 있다.
내부 ECC 엔진(946)은 메모리 셀 어레이에 기입될 데이터에 대하여 내부 패리티 비트들을 생성할 수 있다. 실시예에 따라, 내부 ECC 엔진(946)은 ECC 제어 신호(CNTL)에 응답하여 메모리 셀 어레이에 기입될 데이터에 대하여 내부 패리티 비트들을 선택적으로 생성할 수 있다. 이 경우, 채널(941)은 외부 패리티 비트들을 선택하여 ECC 셀 어레이에 저장되도록 하여, 내부 ECC 엔진(946)은 내부 패리티 비트들을 생성하기 위한 동작이 차단되므로 내부 패리티 비트 생성에 따른 전류 소모 및 전력 소모를 줄일 수 있다.
ECC 선택부(948)는 내부 ECC 엔진(946)에서 생성된 내부 패리티 비트들과 메모리 콘트롤러에서 제공되는 외부 패리티 비트들을 수신할 수 있다. ECC 선택부(948)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들과 외부 패리티 비트들 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 ECC 셀 어레이에 저장될 수 있다. ECC 선택부(948)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이에서 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(946)으로 또는 메모리 콘트롤러로 전달할 수 있다.
도 11은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제1 예의 도면이다.
도 11을 참조하면, 메모리 시스템(1100)은 메모리 콘트롤러(1110)와 메모리 장치(1120)를 포함한다. 메모리 장치(1120)는 도 9에서 설명된 메모리 버퍼와 다수개의 메모리 레이어들이 스택된 메모리 장치로 구현될 수 있다. 메모리 장치(1120)는 메모리 레이어들(1140a-1140h)과 데이터를 주고받기 위한 데이터 버스(1102), 외부 패리티 비트들(EXT_ECCP)을 전송하기 위한 패리티 버스(1104), 데이터의 독출 또는 기입 동작을 지시하기 위한 커맨드/어드레스/클럭을 전송하는 제어 버스를 통하여 메모리 콘트롤러(1110)와 연결될 수 있다. 메모리 콘트롤러(1110)는 주로 CPU (Central Processing Unit)와 직접 연결될 수 있다. 실시예에 따라, 메모리 콘트롤러(1110)는 CPU 자체의 일부분으로 제조될 수 있다.
메모리 콘트롤러(1110)는, 메모리 장치(1120)로 전송하는 데이터의 무결성을 보장하기 위하여, 데이터(DATA)와 데이터(DATA)에 상응하는 외부 패리티 비트들(EXT_ECCP)를 함께 전송할 수 있다. 메모리 콘트롤러(1110)는 데이터(DATA)에 대하여 ECC 동작을 수행하여 외부 패리티 비트들(EXT_ECCP)을 생성하는 외부 ECC 엔진(1112)을 포함할 수 있다. 메모리 콘트롤러(1110)는 데이터(DATA)를 데이터 버스(1102)를 통하여 메모리 장치(1120)로 전송하고, 외부 패리티 비트들(EXT_ECCP)을 패리티 버스(1104)를 통해 메모리 장치(1120)로 전송할 수 있다.
메모리 장치(1120)는 메모리 버퍼(1130)와 다수개의 메모리 레이어들(1140a-1140h)을 포함할 수 있다. 메모리 레이어들(1140a-1140h)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹되고, 독립된 인터페이스들을 구성하는 채널들로 설정될 수 있다. 메모리 버퍼(1130)는 메모리 콘트롤러(1110)로부터 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)를 수신하고, 수신된 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)을 메모리 레이어들(1140a-1140h)에 제공할 수 있다.
메모리 버퍼(1130)는 신호 분배 회로, 신호 재생 회로 및 신호 동기 회로와 같은, 이 기술 분야에서 공지된 회로를 포함할 수 있다. 메모리 버퍼(1130)는 예컨대, 용량성 분리 회로, 전압 상승 기능 및 전압 하강 기능을 포함하는 전압 변환 회로, 멀티플렉싱(multiplexing) 기능 및 디-멀티플렉싱(de-multiplexing) 기능을 포함하는 멀티플렉싱/디멀티플렉싱 블록 등을 포함할 수 있다.
용량성 분리 회로는 버스(1102, 1104)에 대해 종단(termination)을 제공하고, 버스(1102, 1104) 상에서 매우 제한된 임피던스 불연속성으로 인해 버스(1102, 1104)가 보다 높은 주파수를 달성할 수 있도록 할 수 있다. 임피던스 불연속성은 버스(1102, 1104) 상에서의 최대 주파수를 제한하는 파형에서 반사(reflection)를 야기할 수 있다. 버스(1102, 1104) 상에서의 보다 낮은 불연속성에 따라, 버스(1102, 1104)의 주파수는 보다 높은 비율로 증가될 수 있다. 메모리 버퍼 칩(1130)의 버퍼링이 고속 인터페이스를 포함하는 경우, 메모리 레이어들(1140a-1140h)는 고속 로직을 갖는 부담에서 벗어나고, 보다 덜 비싸게 만들어질 수 있다.
전압 변환 블록은 버스(1102, 1104)를 통해 메모리 버퍼(1130)으로 입력되는 각각의 개별 신호의 전압 범위를 변환할 수 있다. 전압 변환 블록은 메모리 콘트롤러(1110)의 출력에 대응하는 범위로부터 메모리 레이어들(1140a-1140h)의 입력에 대응하는 범위로 변환하기 위한 전압 상승 회로를 포함할 수 있다. 전원 변환 블록은 메모리 레이어들(1140a-1140h)로부터 출력되는 각각의 개별 신호의 전압 범위를 변환할 수 있다. 전원 변환 블록은 메모리 레이어들(1140a-1140h)의 출력에 대응하는 범위로부터 메모리 콘트롤러(1110)로의 입력에 대응하는 범위로 변환하기 위한 전압 하강 회로를 포함할 수 있다.
멀티플렉싱/디멀티플렉싱 블록의 디멀티플렉싱 회로는 n개 라인을 갖는 입력을 처리하고 그 입력을 디멀티플렉싱하여, 그 출력이 m개 라인을 갖도록 한다 (m, n은 자연수, n<m). 따라서, 각 라인 상의 입력 비트율은 입력 측에서의 대역폭을 디멀티플렉싱 회로의 출력 측에서와 동일한 대역폭으로 유지하기 위해, n/m 비율로 감소될 수 있다. 이에 따라, 메모리 레이어들(1140a-1140h)에 비해 보다 작은 수의 메모리 버퍼(1130)로의 데이터 입력 라인이 보다 좁은 버스가 허용될 수 있다. 이것은 메모리 장치(1120)에 대해 필요한 핀의 수를 줄일 수 있다.
멀티플렉싱/디멀티플렉싱 블록의 멀티플렉싱 회로는 m개 라인을 갖는 입력을 처리하고 그 입력을 멀티플렉싱하여, 그 출력이 n개 라인을 갖도록 한다(m, n은 자연수, m>n). 따라서, 각 라인 상의 입력 비트율은 입력 측에서의 대역폭을 멀티플렉싱 회로의 출력 측에서와 동일한 대역폭으로 유지하기 위해, m/n 비율로 증가될 수 있다. 이에 따라, 메모리 레이어들(1140a-1140h)에 비해 보다 작은 수의 메모리 버퍼(1130)로부터의 데이터 라인 출력이 필요하도록 할 수 있다. 이것은 메모리 장치(1120)에 대해 필요한 핀의 수를 줄일 수 있다.
메모리 레이어들(1140a-1140h)에서, 설명의 중복을 피하기 위하여, 하나의 메모리 레이어(1140a)가 대표적으로 설명된다. 메모리 레이어(1140a)에 대한 설명은 나머지 메모리 레이어들(1140b-1140h)에도 동일하게 적용될 수 있다. 메모리 레이어(1140a)는 메모리 버퍼(1130)를 통해 수신되는 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. 메모리 레이어(1140a)는 메모리 셀 어레이(1142), ECC 셀 어레이(1144), 내부 ECC 엔진(1146) 그리고 ECC 선택부(1148)를 포함할 수 있다.
메모리 셀 어레이(1142)는 행들 및 열들로 배열되는 복수개의 노멀 셀들을 포함하고, ECC 셀 어레이(1144)는 행들 및 열들로 배열되는 복수개의 ECC 셀들을 포함할 수 있다. ECC 셀 어레이(1144)는 메모리 셀 어레이(1142)의 노멀 셀들로/로부터 제공되는 데이터 비트들에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들(ECCP)을 저장할 수 있다.
내부 ECC 엔진(1146)은 메모리 셀 어레이(1142)로/로부터 기입 또는 독출되는 데이터 비트들에 대한 ECC 기능을 수행할 수 있다. 내부 ECC 엔진(1146)은 메모리 셀 어레이(1142)의 노멀 셀들로 기입되는 데이터 비트들에 대해서 내부 패리티 비트들(INT_ECCP)을 생성하는 ECC 인코딩 동작을 수행할 수 있다. 내부 ECC 엔진(1146)은 ECC 셀 어레이(1144)로부터 독출되는 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이(1142)의 노멀 셀들로부터 독출되는 데이터 비트들에 포함된 에러 비트를 검출하고 정정하는 ECC 디코딩 동작을 수행할 수 있다.
ECC 선택부(1148)는 내부 ECC 엔진(1146)에서 생성된 내부 패리티 비트들(INT_ECCP)와 메모리 콘트롤러(1110)의 외부 ECC 엔진(1112)에서 제공되는 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(1148)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 ECC 셀 어레이(1144)에 저장될 수 있다.
ECC 선택부(1148)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(1144)에서 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(1146)으로 또는 메모리 버퍼(1130)를 통해 메모리 콘트롤러(1110)로 전달할 수 있다. .ECC 제어 신호(CNTL)는 메모리 레이어(1140a)의 모드 레지스터 또는 제어 신호 저장부에서 제공될 수 있고, 메모리 콘트롤러(1110)로부터 수신되는 ECC 커맨드에 기초하여 생성될 수 있다.
도 12는 도 11의 메모리 시스템에서 데이터 및 외부 패리티 비트들의 전송 을 설명하는 타이밍 다이어그램이다.
도 12를 참조하면, 메모리 콘트롤러(1110)는 차동 클럭들(CK_t, CK_c)의 상승 에지 및 하강 에지에 맞추어 기입 명령(WRITE)을 메모리 장치(1120)로 전송할 수 있다. 메모리 콘트롤러(1110)는 T0 시간에서 기입 명령(WRITE)과 데이터가 저장될 메모리 레이어(1140a)의 메모리 셀 어레이(1142)의 어드레스들(BAx, CAa)을 전송할 수 있다. 메모리 레이어(1140a)는 기입 명령(WRITE)에 응답하여 차동 기입 스트로브 신호들(WDQS_t, WDQS_c)을 발생할 수 있다.
메모리 콘트롤러(1110)는 T0 시간으로부터 기입 레이턴시(Write Latency, WL)에 해당하는 클럭 사이클 후 데이터(DATA)와 데이터(DATA)에 상응하는 외부 패리티 비트들(EXT_ECCP)을 전송할 수 있다. 예컨대, 기입 레이턴시 WL=2이고, 기입 버스트 BL=2 인 경우, T4 시간에서 데이터 버스(1102)를 통해 제1 버스트 데이터(Da)와 제2 버스트 데이터(Da+1)를 전송하고, 패리티 버스(1104)를 통해 제1 및 제2 버스트 데이터(Da, Da+1)에 상응하는 외부 패리티 비트들(EPa, EPa+1)을 전송할 수 있다.
도 13은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제2 예의 도면이다.
도 13을 참조하면, 메모리 시스템(1300)은, 도 11의 메모리 시스템(1100)과 비교하여, 메모리 콘트롤러(1110)의 외부 ECC 엔진(1112)에서 제공되는 외부 패리티 비트들(EXT_ECCP)이 데이터 버스(1302)를 통하여 메모리 장치(1120)로 전송된다는 점에서 차이가 있다. 메모리 콘트롤러(1110)는 데이터 버스(1302)를 통하여 데이터(DATA)와 데이터(DATA)에 상응하는 외부 패리티 비트들(EXT_ECCP)을 순차적으로 또는 인터리브하게 전송할 수 있다.
실시예에 따라, 외부 ECC 엔진(1112)은 32 바이트의 데이터(DATA)에 대하여 ECC 동작을 수행하여 4 바이트의 외부 패리티 비트들(EXT_ECCP)을 생성할 수 있다. 메모리 콘트롤러(1110)는, 도 14에 도시된 바와 같은 순차적인 방식으로, 제1 내지 제4 클럭 사이클들(C0-C3) 동안 32 바이트의 데이터(D00-D31)를 전송하고, 제5 클럭 사이클(C4) 동안 외부 패리티 비트들(EXT_ECCP)을 전송할 수 있다. 데이터 버스(1302)로 순차적으로 전송되는 외부 패리티 비트들(EXT_ECCP)은 메모리 버퍼(1130)를 통해 메모리 레이어(1140a)의 ECC 선택부(1148)로 전달되고, 선택적으로 ECC 셀 어레이(1144)에 저장될 수 있다. 메모리 콘트롤러(1110)는 클럭의 상승 에지와 하강 에지 둘 다에서 데이터(DATA)와 외부 패리티 비트들(EXT_ECCP)을 전송하는 DDR 모드로 동작할 수 있다.
실시예에 따라, 메모리 콘트롤러(1110)는, 도 15에 도시된 바와 같은 인터리브 방식으로, 제1 내지 제5 클럭 사이클들(C0-C4) 동안, 인터리브된 데이터(D00-D31)와 외부 패리티 비트들(EXT_ECCP)을 전송할 수 있다. 데이터 버스(1302)로 인터리브하게 전송되는 외부 패리티 비트들(EXT_ECCP)은 메모리 버퍼(1130)를 통해 메모리 레이어(1140a)의 ECC 선택부(1148)로 전달되고, 선택적으로 ECC 셀 어레이(1144)에 저장될 수 있다.
도 16은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제3 예의 도면이다.
도 16을 참조하면, 메모리 시스템(1600)은 메모리 콘트롤러(1610)와 메모리 장치(1620)를 포함한다. 메모리 장치(1620)는 메모리 버퍼(1630)와 다수개의 메모리 레이어들(1640a-1640h)이 스택된 메모리 장치로 구현될 수 있다. 메모리 장치(1620)는 메모리 레이어들(1640a-1640h)과 데이터를 주고받기 위한 데이터 버스(1602), 외부 패리티 비트들(EXT_ECCP)을 전송하기 위한 패리티 버스(1604), 데이터의 독출 또는 기입 동작을 지시하기 위한 커맨드/어드레스/클럭을 전송하는 제어 버스를 통하여 메모리 콘트롤러(1610)와 연결될 수 있다.
메모리 콘트롤러(1610)는, 메모리 장치(1620)로 전송하는 데이터의 무결성을 보장하기 위하여, 데이터(DATA)와 데이터(DATA)에 상응하는 외부 패리티 비트들(EXT_ECCP)를 함께 전송할 수 있다. 메모리 콘트롤러(1610)는 데이터(DATA)에 대하여 ECC 동작을 수행하여 외부 패리티 비트들(EXT_ECCP)을 생성하는 외부 ECC 엔진(1612)을 포함할 수 있다. 메모리 콘트롤러(1610)는 데이터(DATA)를 데이터 버스(1602)를 통하여 메모리 장치(1620)로 전송하고, 외부 패리티 비트들(EXT_ECCP)을 패리티 버스(1604)를 통해 메모리 장치(1620)로 전송할 수 있다.
메모리 장치(1620)는 메모리 버퍼(1630)와 다수개의 메모리 레이어들(1640a-1640h)을 포함할 수 있다. 메모리 버퍼(1630)는 메모리 콘트롤러(1610)로부터 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)를 수신하고, 수신된 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)을 메모리 레이어들(1640a-1640h)에 제공할 수 있다.
메모리 레이어들(1640a-1640h)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹되고, 독립된 인터페이스들을 구성하는 채널들로 설정될 수 있다. 대표적으로, 메모리 레이어(1640a)의 메모리 뱅크는 메모리 셀 어레이(1642)와 ECC 셀 어레이(1644)를 포함할 수 있다.
메모리 셀 어레이(1642)는 행들 및 열들로 배열되는 복수개의 노멀 셀들을 포함하고, ECC 셀 어레이(1644)는 행들 및 열들로 배열되는 복수개의 ECC 셀들을 포함할 수 있다. ECC 셀 어레이(1644)는 메모리 셀 어레이(1642)의 노멀 셀들로/로부터 제공되는 데이터 비트들에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들(ECCP)을 저장할 수 있다.
메모리 버퍼(1630)는 신호 분배 회로, 신호 재생 회로 및 신호 동기 회로를 포함할 수 있다. 메모리 버퍼(1630)는 용량성 분리 회로, 전압 상승 기능 및 전압 하강 기능을 포함하는 전압 변환 회로, 멀티플렉싱 기능 및 디멀티플렉싱 기능을 포함하는 멀티플렉싱/디멀티플렉싱 블록 등을 포함할 수 있다.
메모리 버퍼(1630)는 내부 ECC 엔진(1646)과 ECC 선택부(1648)를 포함할 수 있다. 내부 ECC 엔진(1646)은 메모리 레이어(1640a)의 메모리 셀 어레이(1642)로/로부터 기입 또는 독출되는 데이터 비트들에 대한 ECC 기능을 수행할 수 있다. 내부 ECC 엔진(1646)은 메모리 콘트롤러(1610)로부터 메모리 셀 어레이(1642)의 노멀 셀들로 기입될 데이터(DATA)를 데이터 버스(1602)를 통해 수신할 수 있다. 내부 ECC 엔진(1646)은 데이터(DATA)에 대해서 내부 패리티 비트들(INT_ECCP)을 생성하는 ECC 인코딩 동작을 수행할 수 있다. 내부 ECC 엔진(1646)은 ECC 셀 어레이(1644)로부터 독출되는 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이(1642)의 노멀 셀들로부터 독출되는 데이터에 포함된 에러 비트를 검출하고 정정하는 ECC 디코딩 동작을 수행할 수 있다.
ECC 선택부(1648)는 내부 ECC 엔진(1646)에서 생성된 내부 패리티 비트들(INT_ECCP)와 메모리 콘트롤러(1610)의 외부 ECC 엔진(1612)에서 제공되는 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(1648)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 메모리 레이어(1640a)의 ECC 셀 어레이(1644)에 저장될 수 있다.
ECC 선택부(1648)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(1644)에서 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(1646)으로 또는 메모리 콘트롤러(1610)로 전달할 수 있다. ECC 제어 신호(CNTL)는 메모리 콘트롤러(1610)로부터 수신되는 ECC 커맨드에 기초하여 생성될 수 있다.
도 17은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제4 예의 도면이다.
도 17을 참조하면, 메모리 시스템(1700)은 메모리 콘트롤러(1710)와 메모리 장치(1720)를 포함한다. 메모리 장치(1720)는 메모리 버퍼(1730)와 다수개의 메모리 레이어들(1740a-1740h)이 스택된 메모리 장치로 구현될 수 있다. 메모리 장치(1720)는 메모리 레이어들(1740a-1740h)과 데이터를 주고받기 위한 데이터 버스(1702), 외부 패리티 비트들(EXT_ECCP)을 전송하기 위한 패리티 버스(1704), 데이터의 독출 또는 기입 동작을 지시하기 위한 커맨드/어드레스/클럭을 전송하는 제어 버스를 통하여 메모리 콘트롤러(1710)와 연결될 수 있다.
메모리 콘트롤러(1710)는, 메모리 장치(1720)로 전송하는 데이터의 무결성을 보장하기 위하여, 데이터(DATA)와 데이터(DATA)에 상응하는 외부 패리티 비트들(EXT_ECCP)를 함께 전송할 수 있다. 메모리 콘트롤러(1710)는 데이터(DATA)에 대하여 ECC 동작을 수행하여 외부 패리티 비트들(EXT_ECCP)을 생성하는 외부 ECC 엔진(1712)을 포함할 수 있다. 메모리 콘트롤러(1710)는 데이터(DATA)를 데이터 버스(1702)를 통하여 메모리 장치(1720)로 전송하고, 외부 패리티 비트들(EXT_ECCP)을 패리티 버스(1704)를 통해 메모리 장치(1720)로 전송할 수 있다.
메모리 장치(1720)는 메모리 버퍼(1730)와 다수개의 메모리 레이어들(1740a-1740h)을 포함할 수 있다. 메모리 버퍼(1730)는 메모리 콘트롤러(1710)로부터 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)를 수신하고, 수신된 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)을 메모리 레이어들(1740a-1740h)에 제공할 수 있다.
메모리 버퍼(1730)는 신호 분배 회로, 신호 재생 회로 및 신호 동기 회로를 포함할 수 있다. 메모리 버퍼(1730)는 용량성 분리 회로, 전압 상승 기능 및 전압 하강 기능을 포함하는 전압 변환 회로, 멀티플렉싱 기능 및 디멀티플렉싱 기능을 포함하는 멀티플렉싱/디멀티플렉싱 블록 등을 포함할 수 있다. 메모리 버퍼(1730)는 내부 ECC 엔진(1746)을 포함할 수 있다.
내부 ECC 엔진(1746)은 메모리 레이어(1740a)의 메모리 셀 어레이(1742)로/로부터 기입 또는 독출되는 데이터 비트들에 대한 ECC 기능을 수행할 수 있다. 내부 ECC 엔진(1746)은 메모리 콘트롤러(1710)로부터 메모리 셀 어레이(1742)의 노멀 셀들로 기입될 데이터(DATA)를 데이터 버스(1702)를 통해 수신할 수 있다. 내부 ECC 엔진(1746)은 데이터(DATA)에 대해서 내부 패리티 비트들(INT_ECCP)을 생성하는 ECC 인코딩 동작을 수행할 수 있다. 내부 ECC 엔진(1746)은 ECC 셀 어레이(1744)로부터 독출되는 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이(1742)의 노멀 셀들로부터 독출되는 데이터에 포함된 에러 비트를 검출하고 정정하는 ECC 디코딩 동작을 수행할 수 있다.
메모리 레이어들(1740a-1740h)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹되고, 독립된 인터페이스들을 구성하는 채널들로 설정될 수 있다. 대표적으로, 메모리 레이어(1740a)의 메모리 뱅크는 메모리 셀 어레이(1742)와 메모리 셀 어레이(1742)의 노멀 셀들로/로부터 제공되는 데이터 비트들에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들(ECCP)을 저장하는 ECC 셀 어레이(1744)를 포함할 수 있다. 그리고 메모리 레이어(1740a)는 ECC 선택부(1748)를 포함할 수 있다.
ECC 선택부(1748)는 메모리 버퍼(1730)의 내부 ECC 엔진(1746)에서 생성된 내부 패리티 비트들(INT_ECCP)와 메모리 콘트롤러(1710)의 외부 ECC 엔진(1712)에서 제공되는 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(1748)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 메모리 레이어(1740a)의 ECC 셀 어레이(1744)에 저장될 수 있다.
ECC 선택부(1748)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(1744)에서 독출되는 ECC 패리티 비트들(ECCP)을 메모리 버퍼(1730)의 내부 ECC 엔진(1746)으로 또는 메모리 버퍼(1730)를 통해 메모리 콘트롤러(1710)로 전달할 수 있다. ECC 제어 신호(CNTL)는 메모리 레이어(1740a)의 모드 레지스터 또는 제어 신호 저장부에서 제공될 수 있고, 메모리 콘트롤러(1710)로부터 수신되는 ECC 커맨드에 기초하여 생성될 수 있다.
도 18은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 포함하는 메모리 시스템을 설명하는 제5 예의 도면이다.
도 18을 참조하면, 메모리 시스템(1800)은 도 11의 메모리 시스템(1100)과 비교하여, 외부 ECC 엔진(1832)이 메모리 콘트롤러(1810)에 존재하지 않고, 메모리 장치(1820)의 메모리 버퍼(1830)에 존재한다는 점이 차이가 있다.
메모리 콘트롤러(1810)는 메모리 레이어들(1140a-1140h)과 데이터를 주고받기 위한 데이터 버스(1802), 데이터의 독출 또는 기입 동작을 지시하기 위한 커맨드/어드레스/클럭을 전송하는 제어 버스를 통하여 메모리 장치(1820)와 연결될 수 있다.
메모리 장치(1820)는 메모리 버퍼(1830)와 다수개의 메모리 레이어들(1140a-1140h)을 포함할 수 있다. 메모리 버퍼(1830)는 메모리 콘트롤러(1810)로부터 커맨드, 어드레스, 클럭 및 데이터(DATA)를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터(DATA)를 메모리 레이어들(1140a-1140h)에 제공할 수 있다. 메모리 버퍼(1830)는 신호 분배 회로, 신호 재생 회로 및 신호 동기 회로를 포함할 수 있다. 메모리 버퍼(1830)는 용량성 분리 회로, 전압 상승 기능 및 전압 하강 기능을 포함하는 전압 변환 회로, 멀티플렉싱 기능 및 디멀티플렉싱 기능을 포함하는 멀티플렉싱/디멀티플렉싱 블록 등을 포함할 수 있다.
메모리 버퍼(1830)는 메모리 콘트롤러(1810)에서 전송되는 데이터를 수신하고, 수신된 데이터(DATA)에 상응하는 외부 패리티 비트들(EXT_ECCP)를 생성할 수 있다. 메모리 버퍼(1830)는 데이터(DATA)에 대하여 ECC 동작을 수행하여 외부 패리티 비트들(EXT_ECCP)을 생성하는 외부 ECC 엔진(1832)을 포함할 수 있다. 외부 패리티 비트들(EXT_ECCP)은 데이터(DATA)가 전송되는 메모리 레이어(1140a-1140h)로 전송될 수 있다.
메모리 레이어들(1140a-1140h)은 독립된 메모리 뱅크들을 포함하고, 독립적으로 클럭킹되고, 독립된 인터페이스들을 구성하는 채널들로 설정될 수 있다. 메모리 레이어(1140a-1140h) 각각은, 메모리 버퍼(1830)를 통해 수신되는 커맨드, 어드레스, 클럭, 데이터(DATA) 및 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. 메모리 레이어(1140a)의 메모리 뱅크는 메모리 셀 어레이(1142)와 메모리 셀 어레이(1142)의 노멀 셀들로/로부터 제공되는 데이터 비트들에 대하여 수행되는 ECC 동작에 이용되는 ECC 패리티 비트들(ECCP)을 저장하는 ECC 셀 어레이(1144)를 포함할 수 있다. 그리고 메모리 레이어(1140a)는 내부 ECC 엔진(1146)과 ECC 선택부(1148)를 포함할 수 있다.
내부 ECC 엔진(1146)은 메모리 셀 어레이(1142)로/로부터 기입 또는 독출되는 데이터 비트들에 대한 ECC 기능을 수행할 수 있다. 내부 ECC 엔진(1146)은 메모리 셀 어레이(1142)의 노멀 셀들로 기입되는 데이터 비트들에 대해서 내부 패리티 비트들(INT_ECCP)을 생성하는 ECC 인코딩 동작을 수행할 수 있다. 내부 ECC 엔진(1146)은 ECC 셀 어레이(1144)로부터 독출되는 ECC 패리티 비트들(ECCP)을 이용하여 메모리 셀 어레이(1142)의 노멀 셀들로부터 독출되는 데이터 비트들에 포함된 에러 비트를 검출하고 정정하는 ECC 디코딩 동작을 수행할 수 있다.
ECC 선택부(1148)는 내부 ECC 엔진(1146)에서 생성된 내부 패리티 비트들(INT_ECCP)와 메모리 버퍼(1830)의 외부 ECC 엔진(1832)에서 제공되는 외부 패리티 비트들(EXT_ECCP)을 수신할 수 있다. ECC 선택부(1148)는 ECC 제어 신호(CNTL)에 응답하여 내부 패리티 비트들(INT_ECCP)과 외부 패리티 비트들(EXT_ECCP) 중 하나를 선택하고, 선택된 패리티 비트들을 ECC 패리티 비트(ECCP)로서 출력할 수 있다. ECC 패리티 비트들(ECCP)은 ECC 셀 어레이(1144)에 저장될 수 있다.
ECC 선택부(1148)는 ECC 제어 신호(CNTL)에 응답하여 ECC 셀 어레이(1144)에서 독출되는 ECC 패리티 비트들(ECCP)을 내부 ECC 엔진(1146)으로 또는 메모리 버퍼(1830)의 외부 ECC 엔진(1832)로 전달할 수 있다. ECC 제어 신호(CNTL)는 메모리 레이어(1140a)의 모드 레지스터 또는 제어 신호 저장부에서 제공될 수 있고, 메모리 콘트롤러(1110)로부터 수신되는 ECC 커맨드에 기초하여 생성될 수 있다.
도 19는 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 19를 참조하면, 모바일 시스템(1900)은 버스(1902)를 통하여 서로 연결되는 어플리케이션 프로세서(1910), 통신(Connectivity)부(1920), 제1 메모리 장치(1930), 제2 메모리 장치(1940), 사용자 인터페이스(1950) 및 파워 서플라이(1960)를 포함할 수 있다. 제1 메모리 장치(1930)는 휘발성 메모리 장치로 설정되고, 제2 메모리 장치(1940)는 비휘발성 메모리 장치로 설정될 수 있다. 실시예에 따라, 모바일 시스템(1900)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation)시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1910)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1910)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1910)는 듀얼 코어(Dual-Core), 퀴드 코어(Quid-Core), 헥사 코어(Hexa-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1910)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1920)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1920)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1920)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GRPS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
휘발성 메모리 장치인 제1 메모리 장치(1930)는 어플리케이션 프로세서(1910)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 제1 메모리 장치(1930)는 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이, 메모리 셀들에 기입되는 데이터에 대한 ECC 패리티 비트들을 저장하는 ECC 셀 어레이, 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진, 그리고 외부에서 제공되는 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 제어 신호에 응답하여 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함할 수 있다.
제1 메모리 장치(1930)는 외부로부터 데이터를 수신하고 데이터에 상응하는 외부 패리티 비트들을 생성하는 메모리 버퍼와, 독립된 메모리 뱅크들을 포함하고 메모리 버퍼로부터 데이터와 외부 패리티 비트들을 수신하는 메모리 레이어를 포함할 수 있다. 메모리 레이어는 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크, 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함할 수 있다.
제1 메모리 장치(1930)는 외부 패리티 비트들과 내부 패리티 비트들이 ECC 셀 어레이를 공유하여 저장되므로 메모리 장치의 칩 사이즈 오버헤드를 줄일 수 있다.
비휘발성 메모리 장치인 제2 메모리 장치(1940)는 모바일 시스템(1900)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(1940)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플레시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1950)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1960)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1900)은 카메라 이미지 프로세서(Camera Image Processor; CIP)를더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
도 20은 본 발명의 실시예들에 따른 ECC 셀 어레이를 공유하는 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20을 참조하면, 컴퓨터 시스템(2000)은 프로세서(2010), 입출력 허브(2020), 입출력 컨트롤러 허브(2030), 메모리 장치(2040) 및 그래픽 카드(2050)를 포함한다. 실시예에 따라, 컴퓨터 시스템(2000)은 개인용 컴퓨터(Personal Computer: PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal digital assistant: PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player: PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(2010)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2010)는 마이크로 프로세서 또는 중앙 처리 장치(Central Processing Uint: CPU) 일 수 있다. 실시예에 따라, 프로세서(2010)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(2010)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코드(Hexa-Core) 등을 포함할 수 있다. 또한, 도 20에는 하나의 프로세서(2010)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 프로세서들을 포함할 수 있다. 또한 실시예에 따라, 프로세서(2010)는 내부 또는 외부네 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(2010)는 메모리 장치(2040)의 동작을 제어하는 메모리 콘트롤러(2011)를 포함할 수 있다. 프로세서(2010)에 포함된 메모리 콘트롤러(2011)는 집적 메모리 콘트롤러(Intergrated Memory Controller: IMC) 라 불릴 수 있다. 실시예에 따라, 메모리 콘트롤러(2011)는 입출력 허브(2020) 내에 위치할 수 있다. 메모리 콘트롤러(2011)를 포함하는 입출력 허브(2020)는 메모리 콘트롤러 허브(memory Controller Hub: MCH)라 불릴 수 있다.
메모리 장치(2040)는 메모리 콘트롤러(2011)로부터 제공된 데이터를 저장하는 복수의 메모리 레이어들과 메모리 버퍼를 포함할 수 있다. 메모리 버퍼는 메모리 콘트롤러로부터 커맨드, 어드레스, 클럭 및 데이터를 수신하고, 수신된 커맨드, 어드레스, 클럭 및 데이터를 메모리 레이어들에 제공할 수 있다. 메모리 레이어들은 채널들이라 불리는 다수개의 독립된 인터페이스들을 구성할 수 있다. 채널은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터를 저장하는 메모리 셀 어리에와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함할 수 있다. 메모리 레이어들은 데이터를 수신하고 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진, 그리고 외부 패리티 비트들과 내부 패리티 비트들을 수신하고, 외부 패리티 비트들과 내부 패리티 비트들 중 하나를 선택하여 ECC 패리티 비트로서 출력하는 ECC 선택부를 포함할 수 있다. 메모리 레이어들은 외부 패리티 비트들과 내부 패리티 비트들이 ECC 셀 어레이를 공유하여 저장되므로 메모리 장치의 칩 사이즈 오버헤드를 줄일 수 있다.
입출력 허브(2020)는 그래픽 카드(2050)와 같은 장치들과 프로세서(2010) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2020)는 다양한 방식의 인터페이스를 통하여 프로세서(2010)에 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 프로세서(2010)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lighting Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; CSI 등의 다양한 표준의 인터페이스로 연결할 수 있다. 도 20에는 하나의 입출력 허브(2020)를 포함하는 컴퓨팅 시스템(2000)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(2000)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(2020)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2020)는 가속 그래픽 포트(Accelerated Graphics Port;AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(2050)는 AGP 또는 PCIe를 통하여 입출력 허브(2020)와 연결될 수 있다. 그래픽 카드(2050)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽카드(2050)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(2020)는, 입출력 허브(2020)의 외부에 위치한 그래픽 카드(2050)와 함께, 또는 그래픽 카드(2050) 대신에 입출력 허브(2020)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2020)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2020)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(2030)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2030)는 내부 버스를 통하여 입출력 허브(2020)와 연결될 수 있다. 예를 들어, 입출력 허브(2020)와 입출력 컨트롤러 허브(2030)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(2030)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2030)는 범용 직렬 버스(Universal Serial Bus; USB)포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(2010), 입출력 허브(2020) 또는 입출력 컨트롤러 허브(2030) 중 2 이상의 구성 요소들이 하나의 칩셋으로 구현될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (20)

  1. 복수개의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들에 기입되는 데이터에 대한 ECC 패리티 비트들을 저장하는 ECC 셀 어레이;
    상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 ECC 엔진; 및
    외부에서 제공되는 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 제어 신호에 응답하여 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 신호는 상기 메모리 장치의 모드 레지스터 또는 제어 신호 저장부에서 제공되는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 제어 신호는 메모리 콘트롤러로부터 수신되는 커맨드에 기초하여 생성되는 것을 특징으로 하는 메모리 장치.
  4. 제1항에 있어서,
    상기 데이터와 상기 외부 패리티 비트들은 다른 버스들을 통하여 상기 메모리 장치로 수신되는 것을 특징으로 하는 메모리 장치.
  5. 제1항에 있어서,
    상기 데이터와 상기 외부 패리티 비트들은 동일한 버스를 통하여 상기 메모리 장치로 순차적으로 또는 인터리브하게 수신되는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 ECC 엔진은 상기 제어 신호에 응답하여 상기 ECC 동작이 인에이블 또는 디세이블되는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 ECC 엔진은 상기 메모리 셀 어레이에서 독출되는 독출 데이터와 상기 ECC 셀 어레이에서 독출되는 상기 ECC 패리티 비트들을 수신하고, 상기 ECC 패리티 비트들을 이용하여 상기 독출 데이터에 포함된 에러 비트를 검출하고 정정하는 것을 특징으로 하는 메모리 장치.
  8. 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 레이어; 및
    상기 메모리 레이어와 연결되고, 상기 메모리 레이어로 상기 데이터와 상기 ECC 패리티 비트들을 제공하는 메모리 버퍼를 구비하고,
    상기 메모리 버퍼는
    외부로부터 상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진; 및
    외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트들로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 장치.
  9. 제8항에 있어서,
    상기 메모리 버퍼와 상기 메모리 레이어는 관통 실리콘 비아(TSV)를 통하여 적층되는 것을 특징으로 하는 메모리 장치.
  10. 외부로부터 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진을 포함하는 메모리 버퍼; 및
    상기 메모리 버퍼와 연결되는 상기 메모리 레이어들을 구비하고,
    상기 메모리 레이어들 각각은
    상기 데이터를 저장하는 메모리 셀 어레이와 상기 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크; 및
    외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10항에 있어서,
    상기 메모리 버퍼와 상기 메모리 레이어는 관통 실리콘 비아(TSV)를 통하여 적층되는 것을 특징으로 하는 메모리 장치.
  12. 외부로부터 데이터를 수신하고, 상기 데이터에 상응하는 외부 패리티 비트들을 생성하는 외부 ECC 엔진을 포함하는 메모리 버퍼; 및
    상기 메모리 버퍼로부터 상기 데이터와 상기 외부 패리티 비트들을 수신하는 메모리 레이어를 구비하고,
    상기 메모리 레이어는
    상기 데이터를 저장하는 메모리 셀 어레이와 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 메모리 뱅크;
    상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 장치.
  13. 제12항에 있어서,
    상기 메모리 버퍼와 상기 메모리 레이어는 관통 실리콘 비아(TSV)를 통하여 적층되는 것을 특징으로 하는 메모리 장치.
  14. 데이터와 함께 상기 데이터에 상응하는 외부 패리티 비트들을 수신하는 단계;
    상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 단계; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 제어 신호에 응답하여 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 ECC 셀 어레이에 저장하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  15. 제14항에 있어서,
    상기 내부 패리티 비트들을 생성하는 단계는 상기 제어 신호에 응답하여 인에이블 또는 디세이블되는 것을 특징으로 하는 메모리 장치의 동작 방법.
  16. 메모리 버퍼와 메모리 레이어를 포함하는 메모리 장치의 동작 방법에 있어서,
    외부로부터 데이터를 수신하는 상기 메모리 버퍼의 외부 ECC 엔진에 의해 상기 데이터에 대한 외부 패리티 비트들을 생성하는 단계;
    상기 메모리 버퍼로부터 상기 데이터와 상기 외부 패리티 비트들을 상기 메모리 레이어로 제공하는 단계;
    상기 메모리 레이어의 내부 ECC 엔진에 의해 상기 데이터에 대한 내부 패리티 비트들을 생성하는 단계; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 메모리 레이어의 ECC 셀 어레이에 저장하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작 방법.
  17. 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치; 및
    상기 데이터와 상기 데이터에 상응하는 외부 패리티 비트들을 상기 메모리 장치로 제공하는 메모리 컨트롤러를 구비하고,
    상기 메모리 레이어 각각은
    상기 데이터를 저장하는 메모리 셀 어레이와 상기 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 상기 메모리 뱅크;
    상기 메모리 콘트롤러로부터 상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 시스템.
  18. 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치; 및
    상기 데이터와 상기 데이터에 상응하는 외부 패리티 비트들을 상기 메모리 장치로 제공하는 메모리 컨트롤러를 구비하고,
    상기 메모리 장치는
    상기 데이터를 저장하는 메모리 셀 어레이와 상기 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 상기 메모리 뱅크에 포함하는 상기 메모리 레이어들; 및
    상기 메모리 레이어들과 연결되고, 상기 메모리 레이어들로 상기 데이터와 상기 ECC 패리티 비트들을 제공하는 메모리 버퍼를 구비하고,
    상기 메모리 버퍼는
    상기 메모리 콘트롤러로부터 상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 시스템.
  19. 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치; 및
    상기 데이터와 상기 데이터에 상응하는 외부 패리티 비트들을 상기 메모리 장치로 제공하는 메모리 컨트롤러를 구비하고,
    상기 메모리 장치는
    상기 메모리 콘트롤러로부터 상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 ECC 엔진을 포함하는 메모리 버퍼; 및
    상기 메모리 버퍼와 연결되는 상기 메모리 레이어들을 구비하고,
    상기 메모리 레이어들 각각은
    상기 데이터를 저장하는 메모리 셀 어레이와 상기 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 상기 메모리 뱅크; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 시스템.
  20. 다수개의 메모리 레이어들이 적층되고, 메모리 레이어 각각은 독립된 메모리 뱅크들을 포함하고, 메모리 뱅크에는 데이터와 ECC 패리티 비트들을 저장하도록 하는 메모리 장치; 및
    상기 데이터를 상기 메모리 장치로 제공하는 메모리 컨트롤러를 구비하고,
    상기 메모리 장치는
    상기 메모리 콘트롤러로부터 상기 데이터를 수신하고, 상기 데이터에 상응하는 외부 패리티 비트들을 생성하는 외부 ECC 엔진을 포함하는 메모리 버퍼; 및
    상기 메모리 버퍼와 연결되는 상기 메모리 레이어들을 구비하고,
    상기 메모리 레이어 각각은
    상기 데이터를 저장하는 메모리 셀 어레이와 상기 ECC 패리티 비트들을 저장하는 ECC 셀 어레이를 포함하는 상기 메모리 뱅크;
    상기 메모리 버퍼를 통해 상기 데이터를 수신하고, 상기 데이터에 대하여 ECC 동작을 수행하여 내부 패리티 비트들을 생성하는 내부 ECC 엔진; 및
    상기 외부 패리티 비트들과 상기 내부 패리티 비트들을 수신하고, 상기 외부 패리티 비트들과 상기 내부 패리티 비트들 중 하나를 선택하여 상기 ECC 패리티 비트로서 출력하는 ECC 선택부를 구비하는 것을 특징으로 하는 메모리 시스템.
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