KR20190097657A - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법 Download PDF

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KR20190097657A
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Abstract

반도체 메모리 장치는 에러 정정 코드(error correction code; 이하 'ECC') 엔진, 메모리 셀 어레이, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 구비하고, 노멀 셀 영역 및 패리티 셀 영역을 포함하고, 상기 패리티 셀 영역은 상기 ECC 엔진이 메인 데이터에 기초하여 생성한 패리티 데이터를 저장할 수 있다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 제어 로직 회로는 외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 ECC 엔진 및 상기 입출력 게이팅 회로를 제어한다. 상기 제어 로직 회로는 상기 메인 데이터에 대하여 ECC 인코딩 및 ECC 디코딩을 선택적으로 수행하도록 상기 ECC 엔진을 제어하고, 상기 메모리 컨트롤러로부터 제공된 서브 데이터가 상기 패리티 셀 영역의 적어도 일부에 저장되도록 상기 입출력 게이팅 회로를 제어한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법{Semiconductor memory devices, memory systems including the same and methods of operating semiconductor memory devices}
본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 플래시 메모리 장치와 같은 불휘발성 메모리 장치와 DRAM과 같은 휘발성 메모리 장치로 구분될 수 있다. DRAM과 같은 휘발성 메모리 장치는 가격이 비교적 저렴하기 때문에 시스템 메모리와 같은 대용량 데이터를 저장하는데 사용되고 있다. 또한 DRAM과 같은 휘발성 반도체 메모리 장치에서는 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일의 축소에 따라 비트 에러 비율(bit error rate)을 급격하게 증가하고 수율이 낮아질 것으로 예상된다. 따라서 반도체 메모리 장치는 내부에 ECC 엔진을 포함하여 비트 에러 비유를 감소시킨다.
본 발명의 일 목적은 패리티 셀 영역의 이용성을 증가시킬 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 일 목적은 패리티 셀 영역의 이용성을 증가시킬 수 있는 메모리 시스템을 제공하는데 있다.
본 발명의 일 목적은 패리티 셀 영역의 이용성을 증가시킬 수 있는 반도체 메모리 장치의 동작 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 메모리 장치는
상기 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 메모리 시스템은 적어도 하나의 반도체 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 컨트롤러는 상기 적어도 하나의 반도체 메모리 장치를 제어하며 제1 에러 정정 코드(error correction code; 이하 'ECC') 엔진을 구비한다. 상기 적어도 하나의 반도체 메모리 장치는 제2 ECC 엔진, 메모리 셀 어레이, 입출력 게이팅 회로 및 제어 로직 회로를 포함한다. 상기 메모리 셀 어레이는 복수의 동적 메모리 셀들을 구비하고, 노멀 셀 영역 및 패리티 셀 영역을 포함하고, 상기 패리티 셀 영역은 상기 ECC 엔진이 메인 데이터에 기초하여 생성한 패리티 데이터를 저장할 수 있다. 상기 입출력 게이팅 회로는 상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결된다. 상기 제어 로직 회로는 상기 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 ECC 엔진 및 상기 입출력 게이팅 회로를 제어한다. 상기 제어 로직 회로는 상기 메인 데이터에 대하여 ECC 인코딩 및 ECC 디코딩을 선택적으로 수행하도록 상기 ECC 엔진을 제어하고, 상기 메모리 컨트롤러로부터 제공된 서브 데이터가 상기 패리티 셀 영역의 적어도 일부에 저장되도록 상기 입출력 게이팅 회로를 제어한다.
상기 일 목적을 달성하기 위한 노멀 셀 영역 및 패리티 셀 영역을 구비하는 메모리 셀 어레이 및 에러 정정 코드(error correction code; 이하 'ECC') 엔진을 포함하는 반도체 메모리 장치의 동작 방법에서는, 상기 반도체 메모리 장치에서, 외부의 메모리 컨트롤러로부터 메인 데이터 및 서브 데이터를 수신하고, 상기 반도체 메모리 장치에서, 상기 상기 메인 데이터를 상기 노멀 셀 영역에 저장하면서, 상기 서브 데이터를 상기 패리티 셀 영역의 적어도 일부에 저장하고, 상기 반도체 메모리 장치에서, 상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 상기 메모리 셀 어레이로터 독출된 상기 메인 데이터와 상기 서브 데이터를 상기 메모리 컨트롤러에 전송한다.
본 발명의 실시예들에 따른 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 반도체 메모리 장치의 동작 방법에서는, 본 발명의 실시예들에 따르면, 기입 데이터의 중요도에 따라서 ECC 레벨을 적응적으로 설정하여 패리티 셀 영역을 메모리 컨트롤러에서 생성된 데이터를 저장하는 데이터 저장 영역으로 사용할 수 있다. 따라서 패리티 셀 영역의 이용성을 증가시켜 패리티 셀 영역의 사이즈 오버헤드를 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 제1 ECC 엔진의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 5는 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 6은 제1 에러 정정 모드에서 도 4의 반도체 메모리 장치의 일부를 나타낸다.
도 7은 제2 에러 정정 모드에서 도 4의 반도체 메모리 장치의 일부를 나타낸다.
도 8은 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치에서 제2 ECC 엔진의 구성을 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 ECC 인코더를 나타낸다.
도 10은 본 발명의 실시예들에 따른 도 8의 ECC 디코더를 나타낸다.
도 11은 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치의 일부를 나타낸다.
도 12는 메인 데이터의 데이터 비트들과 패리티 데이터의 패리티 비트들에 따른 ECC 레벨들을 설명하기 위한 도면이다.
도 13 내지 도 18은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 에러 정정 모드에 따른 데이터의 전송을 나타낸다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 20은 도 19의 반도체 메모리 장치에서 ECC 엔진들 간의 연결을 예시적으로 나타낸다.
도 21은 본 발명의 실시예들에 따른 도 19의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치가 스마트 폰에 적용된 예를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법을 나타내는 순서도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 컨트롤러로부터 메인 데이터 및 서브 데이터를 수신한다(S100). 여기서 반도체 메모리 장치는 노멀 셀 영역과 패리티 셀 영역을 구비하는 메모리 셀 어레이 및 에러 정정 코드(error correction code; 이하 'ECC') 엔진을 포함할 수 있다. 상기 패리티 셀 영역은 상기 ECC 엔진이 생성하는 패리티 데이터를 저장할 수 있는 영역이다. 상기 반도체 메모리 장치는 상기 메인 데이터의 중요도에 따라 상기 ECC 엔진을 활성화시키거나 비활성화시킬 수 있고, ECC 엔진의 에러 정정 능력을 결정할 수 있다. 상기 서브 데이터는 상기 메모리 컨트롤러가 생성한 기입 패리티 데이터 또는 상기 반도체 메모리 장치의 설정과 관련된 설정 데이터일 수 있다.
상기 반도체 메모리 장치는 상기 메인 데이터를 상기 노멀 셀 영역에 저장하면서, 상기 서브 데이터를 상기 패리티 셀 영역의 적어도 일부에 저장한다(S200). 상기 반도체 메모리 장치는 상기 ECC 엔진의 활성화 여부에 따라 상기 서브 데이터를 상기 패리티 셀 영역의 전부 또는 일부에 저장할 수 있다.
상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 상기 반도체 메모리 장치는 상기 메모리 셀 어레이로부터 독출된 상기 메인 데이터와 상기 서브 데이터를 상기 메모리 컨트롤러에 전송한다(S300).
따라서 본 발명의 실시예들에 따른 반도체 메모리 장치의 동작 방법에서는 ECC 엔진에서 생성한 패리티 데이터만을 저장하던 패리티 영역을 메모리 컨트롤러가 생성한 데이터를 저장하는 데이터 저장 영역으로 사용하여 패리티 영역의 이용성을 증가시킬 수 있고, 패리티 영역의 사이즈 오버헤드를 감소시킬 수 있다.
도 2는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(100) 및 적어도 하나의 반도체 메모리 장치(200)를 포함할 수 있다.
메모리 컨트롤러(Memory Controller; 100)는 메모리 시스템(Memory System; 20)의 동작을 전반적으로 제어하며, 외부의 호스트와 반도체 메모리 장치(200) 사이의 전반적인 데이터 교환을 제어한다. 예컨대, 메모리 컨트롤러(100)는 호스트의 요청에 따라 반도체 메모리 장치(200)를 제어하여 데이터를 기입하거나(write) 데이터를 독출한다(read).
또한, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)를 제어하기 위한 동작 커맨드(command)들을 인가하여, 반도체 메모리 장치(200)의 동작을 제어한다. 메모리 컨트롤러(100)는 제1 에러 정정 코드(error correction code; 이하 'ECC') 엔진(110) 및 중앙 처리 장치(CPU, 120)를 포함할 수 있다.
실시예에 따라, 반도체 메모리 장치(200)는 동적 메모리 셀들을 구비하는 DRAM(dynamic random access), DDR4(double data rate 4) SDRAM(synchronous DRAM) 또는 LPDDR4(low power DDR4) SDRAM, LPDDR5 SDRAM일 수 있다.
메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR)를 전송하고, 반도체 메모리 장치(200)와 메인 데이터(MD) 및 서브 데이터(SDT)를 주고받을 수 있다. 서브 데이터(SDT)는 제1 ECC 엔진(110)이 생성한 기입 패리티 데이터(WP) 또는 반도체 메모리 장치(200)의 설정과 관련된 설정 데이터(또는 구성 데이터, CDTA)일 수 있다.
제1 ECC 엔진(110)는 메인 데이터(MD)에 대하여 복수의 ECC들 중 하나를 이용하여 ECC 인코딩을 수행하여 기입 패리티 데이터(WP)를 생성할 수 있다.
반도체 메모리 장치(200)는 메인 데이터(MD) 및 서브 데이터(SDT)가 저장되는 메모리 셀 어레이(300), 제2 ECC 엔진(400) 및 제어 로직 회로(210)를 포함할 수 있다.
제2 ECC 엔진(400)은 제어 로직 회로(210)의 제어에 따라 활성화되거나 비활성화될 수 있다. 제2 ECC 엔진(400)은 활성화되는 경우, 복수의 ECC들 중 하나를 이용하여 메인 데이터(MD)에 대하여 ECC 인코딩을 수행하여 패리티 데이터를 생성하고, 메모리 셀 어레이(300)로부터 독출된 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하여 메인 데이터(MD)의 적어도 하나의 에러 비트를 정정할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 2의 메모리 컨트롤러에서 제1 ECC 엔진의 구성을 나타내는 블록도이다.
도 3을 참조하면, 제1 ECC 엔진(110)은 패리티 생성기(111), ECC 디코더(113), 저장 회로(115) 및 버퍼(115)를 포함할 수 있다. 저장 회로(115)는 복수의 ECC들(ECC1, ECC2)을 포함할 수 있고, CPU(120)로부터의 선택 신호(SS1)에 응답하여 복수의 ECC들(ECC1, ECC2) 중 하나를 패리티 생성기(111) 및 ECC 디코더(113)에 제공할 수 있다.
패리티 생성기(111)는 복수의 ECC들(ECC1, ECC2) 중 하나를 이용하여 반도체 메모리 장치(200)로 전송되는 메인 데이터(MD1)에 대하여 ECC 인코딩을 수행하여 기입 패리티 데이터(WP)를 생성할 수 있다. 기입 패리티 데이터(WP)는 반도체 메모리 장치(200)로 전송되거나 버퍼(117)에 저장될 수 있다.
ECC 디코더(113)는 반도체 메모리 장치(200)로부터 전송된 메인 데이터(MD2)에 대하여 복수의 ECC들(ECC1, ECC2) 중 하나와 기입 패리티 데이터(WP)를 이용하여 ECC 디코딩을 수행하여 메인 데이터(MD2)의 에러를 정정하여 정정된 메인 데이터(C_MD)를 출력할 수 있다. 정정된 메인 데이터(C_MD)는 호스트로 제공될 수 있다.
다시 도 2를 참조하면, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)로 전달되는 메인 데이터(MD)의 중요도에 따라 복수의 ECC들(ECC1, ECC2) 중 하나를 이용하여 기입 패리티 데이터(EP)를 생성할 수 있다. 메모리 컨트롤러(100)는 메인 데이터(MD)의 중요도를 나타내는 ECC 레벨을 커맨드(CMD)에 포함시킨 후에 반도체 메모리 장치(200)로 커맨드(CMD)를 전송할 수 있다. 반도체 메모리 장치(200)는 커맨드(CMD)를 디코딩하여 메인 데이터(MD)의 중요도를 파악하고, 이에 따라 상응하는 에러 정정 모드를 나타내는 제어 신호를 제2 ECC 엔진(400)에 제공할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도 4를 참조하면, 반도체 메모리 장치(200)는 제어 로직 회로(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 리프레쉬 카운터(245), 로우 어드레스 멀티플렉서(240), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(300), 센스 앰프부(285), 입출력 게이팅 회로(290), 제1 ECC 엔진(400), 제1 경로 선택 회로(281), 제2 경로 선택 회로(283) 및 데이터 입출력 버퍼(295)를 포함할 수 있다..
상기 메모리 셀 어레이(300)는 제1 내지 제8 뱅크 어레이들(310~380)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 로우 디코더들(260a~260h)을 포함하고, 상기 칼럼 디코더(270)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제8 뱅크 어레이들(310~380)에 각각 연결된 제1 내지 제8 뱅크 센스 앰프들(285a~285h)을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380), 제1 내지 제8 뱅크 센스 앰프들(285a~285h), 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 및 제1 내지 제8 뱅크 로우 디코더들(260a~260h)은 제1 내지 제8 뱅크들을 각각 구성할 수 있다. 제1 내지 제8 뱅크 어레이들(310~380) 각각은 복수의 워드라인(WL)들과 복수의 비트라인(BTL)들 및 워드라인(WL)들과 비트라인(BTL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(100)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(245)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 제1 내지 제8 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
제1 내지 제8 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 제1 내지 제8 뱅크 칼럼 디코더들(270a~270h)에 각각 인가할 수 있다.
제1 내지 제8 뱅크 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 상응하는 입출력 게이팅 회로를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제8 뱅크 어레이들(310~380)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제8 뱅크 어레이들(310~380)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에서 독출될 데이터는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터는 에러 정정 모드에 따라 제2 ECC 엔진(400)을 선택적으로 경유하고 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 제공될 수 있다.
제1 내지 제8 뱅크 어레이들(310~380) 중 하나의 뱅크 어레이에 기입될 메인 데이터(MD)는 상기 메모리 컨트롤러(100)로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 메인 데이터(MD)는 에러 정정 모드에 따라 제2 ECC 엔진(400)을 선택적으로 경유할 수 있다. 제1 에러 정정 모드에서는 메인 데이터(MD)는 에러 정정 회로(400)를 경유하지 않고, 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다. 제2 에러 정정 모드에서 메인 데이터(MD)는 코드워드(CW)로 인코딩된다. 코드워드(CW)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(295)는 기입 동작에서는 메모리 컨트롤러(100)로부터 제공되는 메인 데이터(MD)를 제1 경로 선택 회로(281)에 제공하고, 독출 동작에서는 에러 정정 회로(400)나 제2 경로 선택 회로(283)로부터 제공되는 메인 데이터(MD)를 메모리 컨트롤러(100)에 제공할 수 있다.
제1 경로 선택 회로(281)는 모드 신호(MS)에 응답하여 제1 에러 정정 모드에서는 메인 데이터(MD)와 서브 데이터(SDT)를 입출력 게이팅 회로(290)에 제공하고, 제2 에러 정정 모드에서는 메인 데이터(MD)를 제2 ECC 엔진(400)에 제공할 수 있다. 제2 경로 선택 회로(283)는 모드 신호(MS)에 응답하여 제1 에러 정정 모드에서는 입출력 게이팅 회로(290)로부터의 메인 데이터(MD)와 서브 데이터(SDT)를 데이터 입출력 버퍼(295)에 제공하고, 제2 에러 정정 모드에서는 입출력 게이팅 회로(290)로부터의 코드워드(CW)를 제2 ECC 엔진(400)에 제공할 수 있다.
데이터 입출력 버퍼(295)는 또한 입출력 게이팅 회로(290)와 직접 연결될 수 있다. 데이터 입출력 버퍼(295)는 제어 로직 회로(210)로부터의 제3 제어 신호(CTL)에 따라 제2 에러 정정 모드에서 서브 데이터(SDT)를 입출력 게이팅 회로(290)에 제공하거나 입출력 게이팅 회로(290)로부터 제공받을 수 있다.
제어 로직 회로(210)는 반도체 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(210)는 반도체 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직 회로(210)는 상기 메모리 컨트롤러(100)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 반도체 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호, 로우 어드레스 스트로브 신호, 칼럼 어드레스 스트로브 신호, 칩 선택 신호 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 특히 제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 제2 ECC 엔진(400)을 제어하는 제1 제어 신호(CTL1), 입출력 게이팅 회로(290)을 제어하는 제2 제어 신호(CTL1), 데이터 입출력 버퍼(CTL3)를 제어하는 제3 제어 신호(CTL3)를 생성할 수 있다. 제어 로직 회로(210)는 또한 모드 신호(MS)를 생성하고, 모드 신호(MS)를 제1 경로 선택 회로(281) 및 제2 경로 선택 회로(283)에 제공할 수 있다.
도 5는 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치에서 제1 뱅크 어레이를 나타낸다.
도 5를 참조하면, 제1 뱅크 어레이(310)는 복수개의 워드라인들(WL1~WLm, m은 2이상의 정수), 복수개의 비트라인들(BTL1~BTLn, n은 2이상의 정수), 그리고 워드라인들(WL1~WLm)과 비트라인들(BTL1~BTLn) 사이의 교차점에 배치되는 복수개의 메모리 셀들(MCs)을 포함한다. 메모리 셀들(MCs) 각각은 워드라인들(WL1~WLm) 각각과 비트라인들(BTL1~BTLn) 각각에 연결되는 셀 트랜지스터 및 상기 셀 트랜지스터에 연결되는 셀 커패시터를 포함할 수 있다.
도 6은 제1 에러 정정 모드에서 도 4의 반도체 메모리 장치의 일부를 나타낸다.
도 6에서는 제어 로직 회로(210), 제1 뱅크 어레이(310), 입출력 게이팅 회로(290), 제2 ECC 엔진(400) 및 데이터 입출력 버퍼(295)가 도시되어 있다. 도 6에서는 설명의 편의를 위하여 제1 경로 선택 회로(281) 및 제2 경로 선택 회로(283)를 도시하지 않았다.
도 6을 참조하면, 제1 뱅크 어레이(310)는 노멀 셀 영역(또는 노멀 셀 어레이, NCA) 및 패리티 셀 영역(또는, 패리티 셀 어레이, PCA)를 포함할 수 있다. 노멀 셀 영역(NCA)는 복수의 제1 메모리 블록들(MB0~MB15, 311, 312, 313)을 포함할 수 있고, 패리티 셀 영역(PCA)는 적어도 하나의 제2 메모리 블록(314)을 포함할 수 있다. 제1 메모리 블록들(311, 312, 313)은 반도체 메모리 장치(200)의 메모리 용량을 결정하는 블록이다. 제2 메모리 블록(314)은 ECC 용 및/또는 리던던시 리페어 용 블록이다. 제2 메모리 블록(314)은 제1 메모리 블록들(311, 312, 313)에서 발생하는 불량 셀을 구제하기 위하여 ECC 용, 데이터 라인 리페어 용(data line repair) 및 블록 리페어용(block repair) 것으로 EDB 블록이라 칭할 수 도 있다.
제1 메모리 블록들(311, 312, 313) 각각은 행들 및 열들로 배열되는 복수의 제1 메모리 셀들을 포함하고, 제2 메모리 블록(314)도 행들 및 열들로 배열되는 복수의 제2 메모리 셀들을 포함한다.
입출력 게이팅 회로(290)는 제1 메모리 블록들(311, 312, 313) 및 제2 메모리 블록(294)과 각각 연결되는 복수의 스위칭 회로들(291a~291e)을 포함할 수 있다. 반도체 메모리 장치(200)에서 비트라인들은 액세스할 수 있는 칼럼 로케이션의 최대 수를 나타내는 버스트 길이(burst length, BL)를 지원하기 위하여 버스트 길이에 해당하는 비트라인들이 동시에 액세스될 수 있다.
제2 ECC 엔진(400)는 스위칭 회로들(291a~291e)과 상응하는 제1 데이터 라인들(GIO) 및 제2 데이터 라인들(EDBIO) 각각을 통하여 연결될 수 있다. 제2 에러 정정 모드에서 제2 ECC 엔진(400)은 제1 제어 신호(CTL1)에 응답하여 비활성화될 수 있다.
제어 로직 회로(210)는 커맨드(CMD)를 디코딩하여 스위칭 회로들(291a~291e)을 제어하는 제2 제어 신호(CTL2)를 입출력 게이팅 회로(290a)에 제공하고, 제1 제어 신호(CTL2)를 제2 ECC 엔진(400)에 제공할 수 있다. 제1 에러 정정 모드에서 제2 ECC 엔진(400)은 제1 제어 신호(CTL1)에 응답하여 비활성화될 수 있다.
제1 에러 정정 모드에서 데이터 입출력 버퍼(295)는 메인 데이터(MD)를 스위칭 회로들(291a~291c)을 통하여 노멀 셀 영역(NCA)에 저장하거나 노멀 셀 영역(NCA)으로부터 독출할 수 있고, 서브 데이터(SDT)를 스위칭 회로들(291d, 291e)을 통하여 패티리 셀 영역(PCA)에 저장하거나 패리티 셀 영역(PCA)으로부터 독출할 수 있다.
도 7은 제2 에러 정정 모드에서 도 4의 반도체 메모리 장치의 일부를 나타낸다.
도 6에서도 설명의 편의를 위하여 제1 경로 선택 회로(281) 및 제2 경로 선택 회로(283)를 도시하지 않았다.
도 7을 참조하면, 제2 에러 정정 모드에서 제2 ECC 엔진(400)은 제2 제어 신호(CTL2)에 응답하여 활성화된다. 제2 에러 정정 모드에서 데이터 입출력 버퍼(295)는 메인 데이터(MD)를 제2 ECC 엔진(400)에 제공하거나, 제2 ECC 엔진(400)으로부터 제공받고, 서브 데이터(SPT)는 제3 제어 신호(CTL3)에 응답하여 스위칭 회로들(291d, 291e)을 통하여 패티리 셀 영역(PCA)에 저장하거나 패리티 셀 영역(PCA)으로부터 제공받을 수 있다.
또한 제2 ECC 엔진(400)은 기입 동작에서 메인 데이터(MD)에 기초하여 패리티 데이터(PRT)를 생성하고, 메인 데이터(MD)는 노멀 셀 영역(PCA)에 제공하고, 패리티 데이터(PRT)는 스위칭 회로들(291d, 291e)을 통하여 패리티 셀 영역(PRT)에 제공할 수 있다. 이 경우에, 제2 ECC 엔진(400)은 단일 비트 에러 정정(single error correction, SEC) ECC를 이용하여 패리티 데이터(PRT)를 생성할 수 있다. 또한 제2 ECC 엔진(400)은 독출 동작에서 메인 데이터(MD)에 대하여 패리티 데이터(PRT)를 이용하여 ECC 디코딩을 수행할 수 있다. 또한 입출력 게이팅 회로(290)는 스위칭 회로들(291d, 291e)을 통하여 패리티 셀 영역(PCA)에 저장된 서브 데이터(SDT)를 데이터 입출력 버퍼(295)에 제공할 수 있다.
도 8은 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치에서 제2 ECC 엔진의 구성을 나타내는 블록도이다.
도 8을 참조하면, ECC 엔진(400)은 ECC 인코더(410), ECC 디코더(430) 및 저장 회로(405)를 포함할 수 있다. 저장 회로(405)는 복수의 ECC들(ECC1, ECC2)을 포함할 수 있고, 제1 제어 신호(CTL1)에 포함되는 선택 신호(SS2)에 응답하여 복수의 ECC들(ECC1, ECC2) 중 하나를 ECC 인코더(410) 및 ECC 디코더(430)에 제공할 수 있다. ECC1는 DEC를 제공할 수 있고, ECC2는 SEC를 제공할 수 있다.
ECC 인코더(410)는 제1 뱅크 어레이(310)의 노멀 셀 영역(NCA)에 저장될 기입 데이터(WMD)와 관련된 패리티 데이터(PRT)를 생성할 수 있다. 패리티 데이터(PRT)는 제1 뱅크 어레이(310)의 패리티 셀 영역(PCA)에 저장될 수 있다.
ECC 디코더(430)는 제1 뱅크 어레이(310)로부터 독출된 독출 데이터(RMD)와 패리티 데이터(PRT)을 이용하여 독출 데이터(RMD)에 대하여 ECC 디코딩을 수행할 수 있다. ECC 디코딩의 수행 결과, 독출 데이터(RMD)가 적어도 하나의 에러 비트를 포함하는 경우, ECC 디코더(430)는 신드롬(SDR)을 이용하여 적어도 하나의 에러 비트를 정정하고, 신드롬(SDR)을 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(100)에 전송할 수 있다. .
도 9는 본 발명의 실시예들에 따른 도 8의 ECC 인코더를 나타낸다.
도 9를 참조하면, ECC 인코더(410)는 패리티 생성기(420)를 포함할 수 있다. 패리티 생성기(420)는 기입 데이터(WMD)와 베이시트 비트(BB)를 수신하고, XOR 어레이 연산을 이용하여 패리티 데이터(PRT)를 생성할 수 있다. 베이시트 비트(BB)는 기입 데이터(WMD)에 대한 패리티 데이터(PRT)를 발생시키기 위한 비트이다 패리티 데이터(PRT)가 8 비트로 구성되는 경우, 베이시트 비트(BB)는 예를 들어, b'0000000 비트들로 구성될 수 있다. 베이시트 비트(BB)는 b'0000000 비트들 대신에 다른 특정 비트들을 이용할 수 있다.
도 10은 본 발명의 실시예들에 따른 도 8의 ECC 디코더를 나타낸다.
도 10을 참조하면, ECC 디코더(430)는 신드롬 생성 회로(440), 에러 로케이터(460) 및 데이터 정정기(470)를 포함할 수 있다. 신드롬 생성 회로(440)는 체크 비트 생성기(441) 및 신드롬 생성기(443)를 포함할 수 있다.
체크 비트 생성기(441)는 XOR 어레이 연산을 이용하여 독출 데이터(RMD)에 기초하여 체크 비트들(CHB)을 생성하고, 신드롬 생성기(443)는 패리티 데이터(PRT)와 체크 비트들(CHB)의 상승하는 비트들을 비교하여 신드롬(SDR)을 생성한다.
에러 로케이터(460)는 신드롬(SDR)의 비트들이 모두 제로가 아닌 경우, 신드롬(SDR)을 디코딩하여 독출 데이터(RMD)에 포함되는 적어도 하나의 에러 비트의 위치를 나타내는 에러 위치 신호(EPS)를 데이터 정정기(470)에 제공한다.
데이터 정정기(470)는 독출 데이터(RMD)를 수신하고, 독출 데이터(RMD)에 적어도 하나의 에러 비트가 포함되는 경우, 에러 위치 신호(EPS)에 기초하여 독출 데이터(RMD)의 에러 비트를 정정하여 정정된 메인 데이터(C_MD)를 출력한다. 데이터 정정기(470)는 또한, 신드롬(SDR)을 수신하고, 에러 위치 신호(EPS)가 독출 데이터(RMD)에 에러 비트가 포함됨을 나타내는 경우, 신드롬(SDR)을 데이터 입출력 버퍼(295)에 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 도 4의 반도체 메모리 장치의 일부를 나타낸다.
도 11를 참조하면, 제어 로직 회로(210)는 페일 어드레스 스토리지(215)를 포함할 수 있다.
도 11에서 제2 ECC 엔진(400)은 ECC 동작과 리던던시 리페어 동작을 공유할 수 있다.
DRAM의 메모리 용량은 제조 공정 기술의 발달로 증가하고 있다. 미세화 공정 기술이 진행됨에 따라 불량 메모리 셀들의 수도 증가하고 있다. 불량 메모리 셀들에는 결함 셀들과 위크 셀들을 포함할 수 있다.
결함 셀들은 하드웨어적으로 불량인 셀들을 의미하고, 제조 공정 상의 결함에 따라서 완전히 동작하지 않는 셀들, 예를 들면 배선의 단선이나 숏(short) 등이 생긴 메모리 셀들을 말한다. 위크 셀들은 소프트웨어적으로 불량인 셀들을 의미하고, 어느 특정의 전압 조건 하에서 불량하게 되는 메모리 셀이나 특정의 동작 타이밍 아래에서 불량하게 되는 메모리 셀들을 말한다. 위크 셀들에는 각종 소자 특성 저하를 나타내는 셀들. 예컨대, 짧은 리프레쉬 시간을 가지는 셀, 셀 기입 특성 저하 또는 가변적인 리텐션 시간(variable retention time)을 보이는 셀 등이 포함될 수 있다. 수율 확보를 위하여, 불량 메모리 셀들은 리던던시 메모리 셀들로 교체되어 리페어된다.
제1 메모리 블록들(311, 312, 313) 각각의 메모리 셀들에 저장된 데이터는 해당되는 데이터 입출력 패드들을 통하여 입출력될 수 있다. 제어 로직 회로(210)는 반도체 메모리 장치(200) 내 불량 메모리 셀들을 어드레싱하는 불량 어드레스들을 저장하는 불량 어드레스 스토리지(215)를 포함한다. 불량 어드레스 스토리지(215)는 안티 퓨즈 어레이, CAM(Content Addressable Memory), 레지스터 또는 SRAM 과 같은 메모리 소자로 구현될 수 있다.
불량 어드레스 스토리지(215)에 저장되는 불량 어드레스들은, 노멀 셀 영역(NCA)에서 독출되는 데이터에 포함된 에러 비트들에 따른 불량 유형별로 구분될 수 있다. 노멀 셀 영역(NCA)의 제1 메모리 블록들(311, 312, 313)에서 1 단위의 메모리 셀들로부터 데이터를 독출할 수 있다. 제1 메모리 블록들(311, 312, 313) 각각은, 복수의 데이터 비트들에 대하여 적어도 하나의 에러 비트를 검출하고 정정하는 ECC 동작을 위하여 복수의 패리티 비트들을 포함하는 패리티 데이터가 이용될 수 있다. 복수의 데이터 비트들과 패리티 비트들을 합하여 코드워드(codeword)라고도 칭할 수 있다.
불량 어드레스 스토리지(215)에 저장되는 불량 어드레스들의 불량 유형은, 1 코드워드 내 에러 비트 수가 1개인 경우, 1 코드워드 내 에러 비트 수가 2개인 경우 또는 1 코드워드 내 에러 비트 수가 3개 이상인 경우로 구분할수 있다. 1 코드워드 내 에러 비트수가 3개 이상인 경우는 블록 불량으로 간주될 수 있다. 1 코드워드 내 에러 비트 수가 1개인 경우, 제2 메모리 블록(314)은 ECC 용으로 사용된다(TA). 1 코드워드 내 에러 비트 수가 2개인 경우, 제2 메모리 블록(314)은 데이터 라인 리페어 용(Data line repair)으로 사용된다(TB). 1 코드워드 내 에러가 블록 불량으로 나타나는 경우, 제2 메모리 블록(314)은 블록 리페어 용(Block repair)으로 사용된다(TC).
제어 로직 회로(210)는 메모리 컨트롤러(100)로부터 인가되는 어드레스(ADDR)가 불량 어드레스 스토리지(215)에 저장된 불량 어드레스와 동일한지 여부를 판단한다. 제어 로직 회로(210)는 불량 어드레스 스토리지(215)에 저장된 불량 셀들의 유형들, 즉, 1 코드워드 내 싱글 비트 에러, 1 코드워드 내 2 비트 에러, 또는 블록 불량 유형으로 저장된 불량 블록 어드레스와 외부 인가 어드레스(ADDR)를 비교하고, 제1 내지 제3 제어 신호들(CTL1, CTL2, CTL3)를 생성할 수 있다.
제2 제어 신호(CTI2)는 스위칭 회로들(291a, 291b, 291c, 291d, 291e)로 제공되고, 제1 제어 신호(CTL1)는 제2 ECC 엔진(400)으로 제공된다. 제1 제어 신호(CTL1) 및 제2 제어 신호(CTL2)는 노멀 셀 영역(NCA)에서 발생되는 불량 셀들의 유형에 따라 ECC 동작 또는 리던던시 리페어 동작을 선택적으로 수행하도록 스위칭 회로들(291a, 291b, 291c, 291d, 291e))과 제2 ECC 엔진(400)을 제어한다.
또한 제어 로직 회로(210)는 제2 에러 정정 모드에서 서브 데이터(SDT)가 스위칭 회로들(291d, 291e)을 통하여 패리티 셀 영역(PCA)에 저장되도록 한다.
도 12는 메인 데이터의 데이터 비트들과 패리티 데이터의 패리티 비트들에 따른 ECC 레벨들을 설명하기 위한 도면이다.
도 12에서 SEC는 1비트 에러 정정(single-error-correction)을 나타내고, DED는 2비트 에러 검출(double-error-detection)을 나타내고, DEC는 2비트 에러 정정(double error correction)을 나타낸다. 도 3에는 해밍 코드(Hamming code) 또는 확장 해밍 코드(extended Hamming code)에 의한 데이터 비트 수에 상응하는 패리티 비트 수 및 패리티 비트들의 사이즈 오버헤드(PARITY O/H), 즉 기입 데이터의 비트 수에 대한 상기 기입 데이터에 상응하는 패리티 데이터의 비트 수의 비율이 도시되어 있다.
도 12에 도시된 바와 같이, 동일한 데이터 비트 수에 대해서 패리티 비트 수가 증가할수록 에러 검출 및 정정 능력이 증가하고, 기입 데이터의 비트 수에 대한 상기 기입 데이터에 상응하는 패리티 데이터의 비트 수의 비율이 증가한다. 한편, 동일한 에러 검출 및 정정 능력에 대한 데이터 비트 수가 증가할수록 상응하는 패리티 비트 수도 증가하지만 기입 데이터의 비트 수에 대한 패리티 데이터의 비트 수의 비율은 감소한다.
이와 같이, 기입 데이터의 비트 수에 대한 상응하는 패리티 데이터의 비트 수의 비율이 증가할수록 에러 검출 능력(error detection capability) 또는 에러 정정 능력(error correction capability)가 증가한다. 결과적으로 기입 데이터의 비트 수에 대한 상응하는 패리티 데이터의 비트 수의 비율이 증가할수록 ECC 레벨이 높아진다고 할 수 있다.
종래에는 데이터의 중요도에 관계 없이 일정한 ECC 레벨을 적용하였다. 이 경우 ECC 레벨을 비교적 높게 설정하면 ECC를 위해 메모리 자원이 과도하게 낭비될 수 있으며 반도체 메모리 장치의 사이즈를 증가시키는 요인이 된다. 반면에 ECC 레벨을 비교적 낮게 설정하면 에러 검출 및 정정 능력이 감소되어 반도체 메모리 장치의 성능이 저하될 수 있다.
본 발명의 실시예들에 따르면 기입 데이터의 중요도에 따라서 ECC 레벨을 적응적으로 설정하여 패리티 셀 영역을 메모리 컨트롤러(100)에서 생성된 데이터를 저장하는 데이터 저장 영역으로 사용할 수 있다. 따라서 패리티 셀 영역의 이용성을 증가시켜 패리티 셀 영역의 사이즈 오버헤드를 감소시킬 수 있다.
도 13 내지 도 18은 본 발명의 실시예들에 따른 도 2의 메모리 시스템에서 에러 정정 모드에 따른 데이터의 전송을 나타낸다.
도 13 내지 도 18에서 패리티 셀 영역(PCA)은 제1 서브 패리티 영역(SRG1) 및 제2 서브 패리티 영역(SRG2)을 포함한다. 또한 제2 에러 정정 엔진(400)은 DEC ECC와 SEC ECC 중 하나를 이용하여 ECC 디코딩을 수행하는 것으로 가정한다.
도 13은 제3 에러 정정 모드에서 도 2의 메모리 시스템을 나타낸다.
도 13을 참조하면, 제3 에러 정정 모드에서 노멀 셀 영역(NCA)에는 128 비트의 메인 데이터(MD)가 저장되고, 패리티 셀 영역(PCA)에는 16 비트의 패리티 데이터(PRT1)가 저장된다. 제2 에러 정정 엔진(400)은 패리티 데이터(PRT1)를 이용하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하여 에러가 정정된 메인 데이터(MD)를 16 버스트 길이(BL16)을 통하여 메모리 컨트롤러(100)의 제1 ECC 엔진(110)에 제공한다.
도 14는 제2 에러 정정 모드에서 도 2의 메모리 시스템을 나타낸다.
도 14을 참조하면, 제2 에러 정정 모드에서 노멀 셀 영역(NCA)에는 128 비트의 메인 데이터(MD)가 저장되고, 제2 서브 패리티 영역(SRG2)에는 8 비트의 패리티 데이터(PRT2)가 저장된다. 제1 서브 패리티 영역(SRG1)은 메인 데이터(MD)에 발생한 블록 에러(BR)를 리페어(REP)하는데 이용된다. 제2 에러 정정 엔진(400)은 패리티 데이터(PRT2)를 이용하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하여 에러가 정정된 메인 데이터(MD)를 16 버스트 길이(BL16)을 통하여 메모리 컨트롤러(100)의 제1 ECC 엔진(110)에 제공한다.
도 15는 제1 에러 정정 모드에서 도 2의 메모리 시스템을 나타낸다.
도 15을 참조하면, 제1 에러 정정 모드에서 제2 에러 정정 엔진(400)은 비활성화되고 노멀 셀 영역(NCA)에는 128 비트의 메인 데이터(MD)가 저장되고, 패리티 셀 영역(PCA)에는 16 비트의 서브 데이터(SDTA)가 저장된다. 메인 데이터(MD)와 서브 데이터(SDT)는 제2 ECC 엔진(400)을 경유하지 않고, 18 버스트 길이(BL18)을 통하여 메모리 컨트롤러(100)의 제1 ECC 엔진(110)에 제공한다. 즉 도 15에서는 버스트 길이(BL)를 추가하여 메인 데이터(MD)가 메모리 컨트롤러(100)에 전송된 후에 서브 데이터(SDT)를 메모리 컨트롤러(100)로 전송함을 알 수 있다.
도 16은 제2 에러 정정 모드에서 도 2의 메모리 시스템을 나타낸다.
도 16을 참조하면, 제2 에러 정정 모드에서 노멀 셀 영역(NCA)에는 128 비트의 메인 데이터(MD)가 저장되고, 제1 서브 패리티 영역(SRG1)에는 8 비트의 패리티 데이터(PRT2)가 저장되고, 제2 서브 패리티 영역(SRG2)에는 8 비트의 서브 데이터(SDT)가 저장된다. 제2 에러 정정 엔진(400)은 패리티 데이터(PRT2)를 이용하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하고 에러가 정정된 메인 데이터(MD), 패리티 데이터(PRT2) 및 서브 데이터(SDT)를 18 버스트 길이(BL18)을 통하여 메모리 컨트롤러(100)의 제1 ECC 엔진(110)에 제공한다. 즉, 도 16에서는 버스트 길이(BL)를 추가하여 메인 데이터(MD)가 메모리 컨트롤러(100)에 전송된 후에 패리티 데이터(PRT2)와 서브 데이터(SDT)를 메모리 컨트롤러(100)로 전송함을 알 수 있다.
도 17은 제1 에러 정정 모드에서 도 2의 메모리 시스템을 나타낸다.
도 17을 참조하면, 제1 에러 정정 모드에서 제2 에러 정정 엔진(400)은 비활성화되고 노멀 셀 영역(NCA)에는 128 비트의 메인 데이터(MD)가 저장되고, 패리티 셀 영역(PCA)에는 16 비트의 서브 데이터(SDTA)가 저장된다. 메인 데이터(MD)와 서브 데이터(SDT)는 제2 ECC 엔진(400)을 경유하지 않고, 16 버스트 길이(BL16)을 통하여 메모리 컨트롤러(100)의 제1 ECC 엔진(110)에 제공한다. 즉 도 16에서는 데이터 핀/또는 패드를 통하여 메인 데이터(MD)와 서브 데이터(SDT)를 메모리 컨트롤러(100)에 동시에 전송함을 알 수 있다.
도 18은 제2 에러 정정 모드에서 도 2의 메모리 시스템을 나타낸다.
도 16을 참조하면, 제2 에러 정정 모드에서 노멀 셀 영역(NCA)에는 128 비트의 메인 데이터(MD)가 저장되고, 제1 서브 패리티 영역(SRG1)에는 8 비트의 패리티 데이터(PRT2)가 저장되고, 제2 서브 패리티 영역(SRG2)에는 8 비트의 서브 데이터(SDT)가 저장된다. 제2 에러 정정 엔진(400)은 패리티 데이터(PRT2)를 이용하여 메인 데이터(MD)에 대하여 ECC 디코딩을 수행하고 에러가 정정된 메인 데이터(MD), ECC 디코딩에서 생성된 신드롬(SDR) 및 서브 데이터(SDT)를 18 버스트 길이(BL18)을 통하여 메모리 컨트롤러(100)의 제1 ECC 엔진(110)에 제공한다. 즉, 도 16에서는 버스트 길이(BL)를 추가하여 메인 데이터(MD)가 메모리 컨트롤러(100)에 전송된 후에 신드롬(SDR)와 서브 데이터(SDT)를 메모리 컨트롤러(100)로 전송함을 알 수 있다.
도 14 내지 도 18에서는 버스트 길이를 추가하거나 데이터 핀을 추가하여 서브 데이터(SDT)나 신드롬(SDR) 등을 메모리 컨틀로러(100)에 전송하는 경우를 설명하였다. 하지만 실시예들에 있어서, 반도체 메모리 장치(200)는 메모리 컨트롤러(100)에 대하여 패리티 셀 영역(PCA)과 관련된 확장된 어드레스 스페이스를 제공할 수 있다.
도 19는 본 발명의 실시예들에 따른 반도체 메모리 장치를 보여주는 예시적인 블록도이다.
도 19를 참조하면, 반도체 메모리 장치(600)는, 스택드 칩 구조에서 소프트 데이터 페일의 분석 및 구제 기능을 제공하기 위해 제1 그룹 다이(610)와 제2 그룹 다이(620)를 포함할 수 있다.
상기 제1 그룹 다이(610)는 적어도 하나의 버퍼 다이(Buffer Die)로 이루어질 수 있다. 상기 제2 그룹 다이(620)는 상기 제1 그룹 다이(610)의 상부에 적층되고 복수의 쓰루 실리콘 비아(이하 TSV) 라인들을 통해 데이터를 통신하는 복수의 메모리 다이들(620-1,620-2,...,620-p)을 포함할 수 있다.
상기 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 제1 그룹 다이(610)로 전송되는 전송 데이터를 이용하여 전송 패리티 데이터를 생성하는 제1 타입 ECC 엔진(622)을 포함할 수 있다. 여기서, 제1 타입 ECC 엔진(622)는 메모리 다이에 설치되는 회로이므로 셀 코어 ECC 엔진으로 칭해질 수 있다. 제1 타입 ECC 엔진(622)는 도 8의 ECC 엔진(400)을 채용할 수 있다.
버퍼 다이(610)는 상기 복수의 TSV 라인들을 통해 수신되는 전송 데이터에 전송 에러가 발생된 경우에 전송 패리티 비트들을 이용하여 전송 에러를 정정함에 의해 에러 정정된 데이터를 생성하는 제2 타입 ECC 엔진(612)을 포함할 수 있다. 여기서, 제2 타입 ECC 엔진(612)는 전송로의 페일을 정정하기 위한 회로이므로 비아 ECC 엔진으로 칭해질 수 있다.
반도체 메모리 장치(600)는 상기 TSV 라인들을 통해 상기 데이터 및 제어 신호들을 통신하는 스택 칩 타입 메모리 장치 혹은 스택드 메모리 장치일 수 있다. 상기 TSV 라인들은 실리콘 관통 전극들로도 칭해질 수 있다.
제1 타입 ECC 엔진(622)은 상술한 바와 같이, 복수의 ECC들 중 하나를 이용하여 ECC 인코딩 및 ECC 디코딩을 수행할 수 있고, 복수의 메모리 다이들(620-1,620-2,...,620-p) 중 적어도 하나는 패리티 셀 영역의 적어도 일부에 메모리 컨트롤러에서 생성한 서브 데이터를 저장할 수 있다.
제1 타입 ECC 엔진(622)는 전송 데이터가 전송되기 이전에 메모리 다이(620-p)로부터 출력되는 데이터에 대한 에러 정정도 수행할 수 있다.
전송 데이터에 발생된 전송 에러는 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성될 수 있다. 상기 TSV 라인들에서 발생되는 노이즈에 기인하여 생성되는 데이터 페일은 메모리 다이 자체에 기인하여 발생되는 데이터 페일과는 구별되는 것이므로 소프트 데이터 페일일 수 있다. 이러한 소프트 데이터 페일은 전송로 전송 페일에 의해 발생된 것이므로 ECC 동작 구현에 의해 검출 및 구제될 수 있다. 전송 데이터가 128비트인 경우에 상기 전송 패리티 데이터는 8비트로 설정될 수 있다. 실시예들에 따라서, 설정되는 비트수는 가변될 수 있다.
따라서, 하나의 메모리 다이(620-p)에 형성되는 데이터 TSV 라인 그룹(632)은 64개의 TSV 라인들(L1~Lp)로 구성될 수 있고, 패리티 TSV 라인 그룹(634)은 8개의 TSV 라인들(L10~Lq)로 구성될 수 있다. 데이터 TSV 라인 그룹(632)의 TSV 라인들라인들(L1~Lp)과 패리티 TSV 라인 그룹(634)의 TSV 라인들(L10~Lq)은 복수의 메모리 다이들(620-1~620-p)의 사이에 대응적으로 형성된 마이크로 범프(MCB)들에 연결될 수 있다.
복수의 메모리 다이들(620-1~620-p) 중 적어도 하나는 하나의 액세스 트랜지스터와 하나의 스토리지 커패시터로 이루어진 DRAM 셀들을 가질 수 있다.
반도체 메모리 장치(600)는 데이터 버스(B10)를 통해 외부의 메모리 컨트롤러와 통신하기 위해 3D 칩 구조 또는 2.5D 칩 구조를 가질 수 있다. 상기 버퍼 다이(610)는 데이터 버스(B10)를 통해 메모리 컨트롤러 연결될 수 있다.
셀 코어 ECC 엔진인 제1 타입 ECC 엔진(622)는 데이터 TSV 라인 그룹(632)을 통해 전송 데이터를 출력한다. 또한, 제1 타입 ECC 엔진(622)는 패리티 TSV 라인 그룹(634)을 통해 전송 패리티 비트들을 출력한다. 상기 출력되는 전송 데이터는 제1 타입 ECC 엔진(632)에 의해 에러 정정된 데이터일 수 있다.
비아 ECC 엔진인 제2 타입 ECC 엔진(612)는 데이터 TSV 라인 그룹(632)을 통해 수신되는 전송 데이터에 전송 에러가 발생되었는지의 여부를 패리티 TSV 라인 그룹(634)을 통해 수신되는 전송 패리티 비트들을 이용하여 체크한다. 전송 에러가 발생되는 경우에 제2 타입 ECC 엔진(612)는 전송 패리티 비트들을 이용하여 전송 데이터에 대한 전송 에러를 정정한다. 전송 에러의 비트 수가 정정 불가한 경우에 상기 제2 타입 ECC 엔진(112)는 데이터 에러 발생을 알리는 정보를 출력할 수 있다.
고대역폭 메모리(high bandwidth memory; HBM) 이나 스택드 칩 구조에서 독출되는 데이터에 에러가 발생된 경우에 메모리 다이의 자체에서 발생된 에러인지 쓰루 실리콘 비아를 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러인지가 불량 유형의 분석을 위해 구별되어야 한다.
본 발명의 실시예들에서는 도 14에서와 같이 메모리 다이에는 셀 코어 ECC 엔진을 설치하고, 버퍼 다이에는 비아 ECC 엔진을 설치함으로써 소프트 데이터 페일의 검출 및 정정을 검증할 수 있다. 소프트 데이터 페일은 쓰루 실리콘 비아 라인들을 통해 데이터가 전송될 시에 노이즈에 기인하여 발생된 전송 에러를 포함할 수 있다.
도 20은 도 19의 반도체 메모리 장치에서 ECC 엔진들 간의 연결을 예시적으로 나타낸다.
도 20을 참조하면, 셀 코어 ECC 엔진(622)과 비아 ECC 엔진(612)는 데이터 TSV 라인 그룹(632)과 패리티 TSV 라인 그룹(634)을 통해 연결되어 있다. 보다 구체적으로, 하나의 메모리 다이는 메모리 셀 어레이를 포함하며, 메모리 셀 어레이는 데이터를 저장하는 데이터 셀 영역(또는 노멀 셀 영역, 625)과 패리티 비트들을 저장하는 패리티 셀 영역(626)을 포함한다. 패리티 셀 영역(626)은 상술한 바와 같이, 제1 서브 패리티 영역 및 제2 서브 패리티 영역을 포함할 수 있다. 데이터 영역(652)에는 메인 데이터(MD)가 저장되고 패리티 영역(626)에는 패리티 데이터(PRT) 또는 메모리 컨트롤러(100)가 생성한 서브 데이터(SDT)가 저장된다.
데이터 독출 시에 상기 데이터 영역(625)과 패리티 셀 영역(626)으로부터 출력되는 코드 워드(628)는 128 비트의 데이터와 8 비트의 패리티 비트들로 예시적으로 구성될 수 있다. 셀 코어 ECC 엔진(622)는 내부 데이터 버스(IB10)를 통해 데이터를 수신하고 내부 패리티 버스(IB12)를 통해 패리티 비트들(PRT)를 수신할 수 있다. 상기 셀 코어 ECC 엔진(622)는 패리티 데이터를 이용하여 상기 데이터에 대한 독출 에러를 체크하고 에러 정정을 수행한다.
상기 셀 코어 ECC 엔진(622)은 데이터 버스(B20)를 통해 상기 에러 정정된 데이터를 전송 데이터로서 출력하고 패리티 버스(B22)를 통해 전송 패리티 데이터를 출력한다. 여기서, 전송 패리티 데이터는 상기 패리티 데이터와 동일한 정보일 수 있다.
비아 ECC 엔진(612)은 데이터 버스(B30)를 통해 상기 전송 데이터를 수신하고, 패리티 버스(B32)를 통해 상기 전송 패리티 데이터를 수신한다. 상기 데이터 버스(B20)와 데이터 버스(B30)는 도 12를 통해 설명된 데이터 TSV 라인 그룹(632)으로 구현될 수 있다. 상기 패리티 버스(B22)와 패리티 버스(B32)는 도 19를 통해 설명된 패리티 TSV 라인 그룹(634)으로 구현될 수 있다.
비아 ECC 엔진(612)은 상기 패리티 TSV 라인 그룹(634)을 통해 수신되는 상기 전송 패리티 비트들을 이용하여 상기 데이터 TSV 라인 그룹(132)을 통해 수신되는 상기 전송 데이터에 대한 에러 체크를 수행한다. 에러 체크에 의해 전송 에러가 발생된 것으로 판명되면, 제2 타입 ECC 엔진(612)는 상기 전송 패리티 비트들을 이용하여 상기 전송 데이터에 대한 전송 에러를 정정한다.
예를 들어, 정정 가능한 데이터 비트 수가 1비트 인 경우에 2비트 이상의 전송 에러가 발생되었다면 에러 정정은 불가능하다. 따라서, 이 경우에 상기 제2 타입 ECC 엔진(612)은 데이터 에러 발생을 알리는 정보를 데이터 버스(B10)로 출력할 수 있다. 한편, 에러 정정이 수행된 경우에 에러 정정된 전송 데이터는 상기 데이터 버스(B10)로 출력될 것이다.
도 21은 본 발명의 실시예들에 따른 도 19의 반도체 메모리 장치가 3D 칩 구조에 적용되는 예를 나타내는 블록도이다.
도 21은 인터포저(interposer) 층의 개재 없이 호스트와 HBM을 직접 적으로 연결한 3D 칩 구조(700)를 나타낸다.
도 21을 참조하면, PCB(720)의 상부에는 플립 칩 범프(FB)들을 통해 SoC, CPG, 혹은 GPU 일 수 있는 호스트 다이(710)가 배치된다. 상기 호스트 다이(720)의 상부에는 HBM(620) 구조를 형성하기 위한 메모리 다이들(D11~D14)이 적층된다.
도 21에서는 도 19의 버퍼 다이(610) 혹은 로직 다이가 생략되어 있으나, 버퍼 다이(610)는 메모리 다이(D11)와 호스트 다이(710) 사이에 배치될 수 있다. HBM(620) 구조를 구현하기 위해 메모리 다이들(D11~D14)에는 실리콘 관통 전극이라 불려지는 TSV 라인들이 형성된다. TSV 라인들은 메모리 다이들 사이에 형성된 마이크로 범프(MCB)들과 전기적으로 연결될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 메모리 장치가 스마트 폰에 적용된 예를 나타내는 블록도이다.
도 22를 참조하면, 스마트 폰(800)은 모바일 컴퓨팅 장치(mobile computing device)로 구현될 수 있다. 어플리케이션 프로세서(application processor(AP)), 예컨대 모바일 어플리케이션 프로세서(910)는 각 구성 요소들(815, 820, 841, 및 850)의 동작을 제어할 수 있다.
모바일 어플리케이션 프로세서(810)는 모바일 DRAM(915)을 작업용 메모리로서 활용한다. 메모리 장치(821)는 베이스밴드 프로세서(820)의 작업용 및 프로그램 메모리로서 활용된다.
도 22의 경우에 모바일 디램(815)은 도 4의 반도체 메모리 장치(200)로 구현될 수 있다. 어플리케이션 프로세서(810)의 내부에 구현된 메모리 컨트롤러(MCT: 811)는 모바일 DRAM(815)에 대한 액세스 동작을 제어한다. 어플리케이션 프로세서(810)의 내부에 구현된 디스플레이 드라이버(813)는 디스플레이(850)의 동작을 제어한다.
베이스밴드 프로세서(820)는 무선 송수신기(830)와 어플리케이션 프로세서(810) 사이에서 주고받는 데이터를 인터페이싱(interfacing)할 수 있다. 메모리 장치(821)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다.
안테나(ANT)를 통하여 수신된 무선 데이터는 무선 송수신기(830)를 통하여 베이스밴드 프로세서(920)로 전송되고, 베이스밴드 프로세서(820)로부터 출력된 데이터는 무선 송수신기(830)에 의해 무선 데이터로 변환된다. 변환된 무선 데이터는 안테나(ANT)를 통하여 출력된다.
이미지 신호 프로세서(841)는 카메라(또는 이미지 센서; 940)로부터 출력된 신호를 처리하고, 처리된 데이터를 어플리케이션 프로세서(810)로 전송할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 기입 데이터의 중요도에 따라서 ECC 레벨을 적응적으로 설정하여 패리티 셀 영역을 메모리 컨트롤러에서 생성된 데이터를 저장하는 데이터 저장 영역으로 사용할 수 있다. 따라서 패리티 셀 영역의 이용성을 증가시켜 패리티 셀 영역의 사이즈 오버헤드를 감소시킬 수 있다.
본 발명은 반도체 메모리 장치를 사용하는 다양한 시스템에 적용될 수 있다.
상술한 바와 같이, 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 에러 정정 코드(error correction code; 이하 'ECC') 엔진;
    복수의 동적 메모리 셀들을 구비하고, 노멀 셀 영역 및 패리티 셀 영역을 포함하고, 상기 패리티 셀 영역은 상기 ECC 엔진이 메인 데이터에 기초하여 생성한 패리티 데이터를 저장할 수 있는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 상기 ECC 엔진 사이에 연결되는 입출력 게이팅 회로; 및
    외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 ECC 엔진 및 상기 입출력 게이팅 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 메인 데이터에 대하여 ECC 인코딩 및 ECC 디코딩을 선택적으로 수행하도록 상기 ECC 엔진을 제어하고, 상기 메모리 컨트롤러로부터 제공된 서브 데이터가 상기 패리티 셀 영역의 적어도 일부에 저장되도록 상기 입출력 게이팅 회로를 제어하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 서브 데이터는 상기 메모리 컨트롤러가 상기 메인 데이터에 기초하여 생성한 기입 패리티 데이터에 해당하거나 상기 메모리 컨트롤러가 생성한, 상기 반도체 메모리 장치의 설정에 관한 설정 데이터에 해당하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 패리티 셀 영역은 적어도 제1 서브 패리티 영역 및 제2 서브 패리티 영역을 포함하고, 제1 커맨드가 제1 에러 정정 모드를 지시하는 경우,
    상기 제어 로직 회로는 제1 제어 신호를 상기 ECC 엔진에 인가하여 상기 ECC 엔진을 비활성화시키고, 제2 제어 신호를 상기 입출력 게이팅 회로에 인가하여 상기 메인 데이터를 상기 노멀 셀 영역에 저장하고, 상기 서브 데이터를 상기 제1 서브 패리티 영역 및 제2 서브 패리티 영역에 저장하고,
    제2 커맨드가 독출 동작을 지시하는 경우,
    상기 제어 로직 회로는 상기 제2 제어 신호를 상기 입출력 게이팅 회로에 인가하여 상기 메인 데이터와 상기 서브 데이터가 상기 메모리 컨트롤러로 제공되도록 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 패리티 셀 영역은 적어도 제1 서브 패리티 영역 및 제2 서브 패리티 영역을 포함하고, 제1 커맨드가 제2 에러 정정 모드를 지시하는 경우,
    상기 제어 로직 회로는 제1 제어 신호를 상기 ECC 엔진에 인가하여 상기 ECC 엔진을 활성화시키고, 상기 활성화된 ECC 엔진은 상기 메인 데이터에 기초하여 상기 패리티 데이터를 생성하고, 상기 패리티 데이터를 상기 입출력 게이팅 회로에 제공하고,
    상기 제어 로직 회로는 상기 제2 제어 신호를 상기 입출력 게이팅 회로에 인가하여 상기 패리티 데이터를 상기 제1 서브 패리티 영역에 저장하고, 상기 서브 데이터를 상기 제2 서브 패리티 영역에 저장하고,
    제2 커맨드가 독출 동작을 지시하는 경우,
    상기 제어 로직 회로는 상기 제2 제어 신호를 상기 입출력 게이팅 회로에 인가하여 상기 메인 데이터와 상기 서브 데이터가 상기 메모리 컨트롤러로 제공되도록 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 패리티 셀 영역은 적어도 제1 서브 패리티 영역 및 제2 서브 패리티 영역을 포함하고, 제1 커맨드가 제2 에러 정정 모드를 지시하는 경우,
    상기 제어 로직 회로는 제1 제어 신호를 상기 ECC 엔진에 인가하여 상기 ECC 엔진을 활성화시키고, 상기 활성화된 ECC 엔진은 상기 메인 데이터에 기초하여 상기 패리티 데이터를 생성하고, 상기 패리티 데이터를 상기 입출력 게이팅 회로에 제공하고,
    상기 제어 로직 회로는 상기 제2 제어 신호를 상기 입출력 게이팅 회로에 인가하여 상기 패리티 데이터를 상기 제2 서브 패리티 영역에 저장하고,
    상기 제어 로직 회로는 상기 노멀 셀 영역에 블록 에러가 발생한 경우, 상기 제1 서브 패리티 영역의 메모리 셀들이 상기 블록 에러를 대체하도록 상기 입출력 게이팅 회로를 제어하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 ECC 엔진은
    상기 메인 데이터에 대하여 ECC 인코딩을 수행하여 상기 패리티 데이터를 생성하는 ECC 인코더;
    상기 노멀 셀 영역으로부터 독출된 상기 메인 데이터 대하여 상기 패리티 영역으로부터 독출된 상기 패리티 데이터를 이용하여 ECC 디코딩을 수행하여 신드롬을 생성하고, 상기 신드롬에 기초하여 상기 메인 데이터의 적어도 하나의 에러 비트를 정정하는 ECC 디코더;
    복수의 ECC들을 포함하고, 제1 제어 신호에 포함된 선택 신호에 응답하여 상기 복수의 ECC들 중 선택된 ECC를 상기 ECC 인코더 및 상기 ECC 디코더에 제공하는 저장 회로를 포함하고,
    상기 ECC 디코더는
    상기 독출된 메인 데이터 및 상기 독출된 패리티 데이터를 이용하여 상기 신드롬을 생성하는 신드롬 생성 회로;
    상기 신드롬에 기초하여 상기 적어도 하나의 에러 비트의 위치를 나타내는 에러 위치 신호를 생성하는 에러 로케이터(error locator); 및
    상기 에러 위치 신호에 기초하여 상기 적어도 하나의 에러 비트를 정정하여 정정된 메인 데이터를 출력하는 데이터 정정기를 포함하고,
    상기 ECC 디코딩의 수행 결과, 상기 메인 데이터가 상기 적어도 하나의 에러 비트를 포함하는 경우, 상기 ECC 엔진은 상기 신드롬을 데이터 입출력 버퍼를 통하여 상기 메모리 컨트롤러에 전송하는 반도체 메모리 장치.
  7. 제1항에 있어서,
    상기 반도체 메모리 장치는 상기 메인 데이터가 상기 메모리 컨트롤러로 전송된 후에 상기 서브 데이터를 상기 메모리 컨트롤러에 전송하고, 상기 반도체 메모리 장치는 상기 패리티 셀 영역에 관련된 확장된 어드레스 스페이스를 상기 메모리 컨트롤러에 제공하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 반도체 메모리 장치는 별도의 핀을 이용하여 상기 메인 데이터와 동시에 상기 서브 데이터를 상기 메모리 컨트롤러에 전송하고, 상기 반도체 메모리 장치는 상기 패리티 셀 영역에 관련된 확장된 어드레스 스페이스를 상기 메모리 컨트롤러에 제공하는 반도체 메모리 장치.
  9. 적어도 하나의 반도체 메모리 장치; 및
    상기 적어도 하나의 반도체 메모리 장치를 제어하며 제1 에러 정정 코드(error correction code; 이하 'ECC') 엔진을 구비하는 메모리 컨트롤러를 포함하고,
    상기 적어도 하나의 반도체 메모리 장치는
    제2 ECC 엔진;
    복수의 동적 메모리 셀들을 구비하고, 노멀 셀 영역 및 패리티 셀 영역을 포함하고, 상기 패리티 셀 영역은 상기 제2 ECC 엔진이 메인 데이터에 기초하여 생성한 패리티 데이터를 저장할 수 있는 메모리 셀 어레이;
    상기 메모리 셀 어레이와 상기 제2 ECC 엔진 사이에 연결되는 입출력 게이팅 회로; 및
    외부의 메모리 컨트롤러로부터의 커맨드 및 어드레스에 응답하여 상기 제2 ECC 엔진 및 상기 입출력 게이팅 회로를 제어하는 제어 로직 회로를 포함하고,
    상기 제어 로직 회로는 상기 메인 데이터에 대하여 ECC 인코딩 및 ECC 디코딩을 선택적으로 수행하도록 상기 제2 ECC 엔진을 제어하고, 상기 메모리 컨트롤러로부터 제공된 서브 데이터가 상기 패리티 셀 영역의 적어도 일부에 저장되도록 상기 입출력 게이팅 회로를 제어하는 메모리 시스템.
  10. 노멀 셀 영역 및 패리티 셀 영역을 구비하는 메모리 셀 어레이 및 에러 정정 코드(error correction code; 이하 'ECC') 엔진을 포함하는 반도체 메모리 장치의 동작 방법으로서,
    상기 반도체 메모리 장치에서, 외부의 메모리 컨트롤러로부터 메인 데이터 및 서브 데이터를 수신하는 단계;
    상기 반도체 메모리 장치에서, 상기 메인 데이터를 상기 노멀 셀 영역에 저장하면서, 상기 서브 데이터를 상기 패리티 셀 영역의 적어도 일부에 저장하는 단계; 및
    상기 반도체 메모리 장치에서, 상기 메모리 컨트롤러로부터의 독출 커맨드에 응답하여 상기 메모리 셀 어레이로터 독출된 상기 메인 데이터와 상기 서브 데이터를 상기 메모리 컨트롤러에 전송하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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