CN110148434A - 半导体存储器件、存储系统和操作半导体存储器件的方法 - Google Patents

半导体存储器件、存储系统和操作半导体存储器件的方法 Download PDF

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Abstract

提供了一种半导体存储器件、一种存储系统和一种操作半导体存储器件的方法。所述半导体存储器件包括纠错码(ECC)引擎、存储单元阵列、输入/输出(I/O)选通电路和控制逻辑电路。存储单元阵列包括正常单元区域和奇偶校验单元区域，正常单元区域被配置为存储主数据，奇偶校验单元区域被配置为选择性地存储由ECC引擎基于主数据生成的奇偶校验数据和从半导体存储器件的外部接收到的子数据。控制逻辑电路控制ECC引擎对主数据选择性地执行ECC编码和ECC解码，并且控制I/O选通电路将子数据存储在奇偶校验单元区域的至少一部分中。

Description

半导体存储器件、存储系统和操作半导体存储器件的方法
相关申请的交叉引用
本申请要求于2018年2月13日在韩国知识产权局提交的韩国专利申请No.10-2018-0017335的优先权的权益，其全部公开内容通过引用结合于此。
技术领域
本公开涉及存储器，更具体地，涉及半导体存储器件、存储系统和操作半导体存储器件的方法。
背景技术
半导体存储器件可以分为诸如闪速存储器件的非易失性存储器件和诸如DRAM的易失性存储器件。DRAM的高速操作和成本效率使得DRAM可以用于系统存储器。由于DRAM的制造设计规则的持续缩小，DRAM中的存储单元的位错误(bit error)可能迅速增加并且DRAM的良率可能降低。因此，DRAM通过在其中采用纠错码(ECC)引擎来减少位错误。ECC引擎通常将存储器的用来存储奇偶校验位的区域(例如，奇偶校验单元区域)用作检测和纠正某组数据的错误的位(或错误位)的部分。在一些实施方式中，一部分奇偶校验单元区域可能未被使用，因此期望增加奇偶校验单元区域的可用性。
发明内容
根据示例实施例，一种半导体存储器件包括纠错码(ECC)引擎、存储单元阵列、输入/输出(I/O)选通电路和控制逻辑电路。所述存储单元阵列包括多个动态存储单元，并包括正常单元区域和奇偶校验单元区域，所述正常单元区域被配置为存储主数据，所述奇偶校验单元区域被配置为选择性地存储所述ECC引擎基于所述主数据生成的奇偶校验数据和从所述半导体存储器件的外部接收到的子数据。所述I/O选通电路连接在所述ECC引擎与所述存储单元阵列之间。所述控制逻辑电路基于从所述半导体存储装置的外部接收的地址和命令来控制所述ECC引擎和所述I/O选通电路。所述逻辑逻辑电路控制所述ECC引擎对所述主数据选择性地执行ECC编码和ECC解码，并且控制所述I/O选通电路将所述子数据存储在所述奇偶校验单元区域的至少一部分中。所述子数据可以包括对应于所述主数据的写入奇偶校验数据。
根据示例实施例，一种存储系统包括半导体存储器件和存储控制器，所述存储控制器控制所述半导体存储器件，并包括第一纠错码(ECC)引擎。所述半导体存储器件包括第二ECC引擎、存储单元阵列、输入/输出(I/O)选通电路和控制逻辑电路。所述存储单元阵列包括多个动态存储单元，并且包括正常单元区域和奇偶校验单元区域，所述正常单元区域被配置为存储主数据，所述奇偶校验单元区域被配置为选择性地存储所述第二ECC引擎基于所述主数据生成的奇偶校验数据和与写入奇偶校验数据相对应的子数据。所述I/O选通电路连接在所述第二ECC引擎与所述存储单元阵列之间。所述控制逻辑电路基于从所述存储控制器接收到的地址和命令来控制所述第二ECC引擎和所述I/O选通电路。所述控制逻辑电路控制所述第二ECC引擎对所述主数据选择性地执行ECC编码和ECC解码，并且控制所述I/O选通电路将来自所述存储控制器的所述子数据存储在所述奇偶校验单元区域的至少一部分中。所述存储控制器被配置为基于所述主数据生成所述写入奇偶校验数据。
根据示例实施例，提供了一种操作半导体存储器件的方法，所述半导体存储器件包括纠错码(ECC)引擎和存储单元阵列，所述存储单元阵列包括正常单元区域和奇偶校验单元区域。在此方法中，在所述半导体存储器件中，从外部存储控制器接收主数据和子数据；在将所述主数据存储在所述正常单元区域中的同时，将所述子数据存储在所述奇偶校验单元区域的第一部分中；以及响应于来自所述存储控制器的读取命令，从所述半导体存储器件向所述存储控制器发送从所述存储单元阵列读取的所述主数据和所述子数据。所述子数据可以包括由所述存储控制器基于所述主数据生成的写入奇偶校验数据。
因此，根据示例实施例的半导体存储器件可以基于写入数据的重要程度适应性地设置ECC水平，以将奇偶校验单元区域用作数据存储区域，从而存储由存储控制器生成的数据。因此，半导体存储器件可以提高奇偶校验单元区域的可用性，从而减小了奇偶校验单元区域的大小开销。
附图说明
以下将参照附图更详细地描述示例实施例。
图1是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
图2是示出了根据示例实施例的存储系统的框图。
图3是示出了根据示例实施例的图2中的存储控制器中的第一ECC引擎的示例的框图。
图4是示出了根据示例实施例的图2的存储系统中的半导体存储器件的框图。
图5示出了图4的半导体存储器件中的第一存储模块阵列的示例。
图6示出了根据示例实施例的处于第一纠错模式的图4的半导体存储器件的一部分。
图7示出了根据示例实施例的处于第二纠错模式的图4的半导体存储器件的一部分。
图8是示出了根据示例实施例的图4的半导体存储器件中的第二ECC引擎的示例的框图。
图9示出了根据示例实施例的图8的第二ECC引擎中的ECC编码器的示例。
图10示出了根据示例实施例的图8的第二ECC引擎中的ECC解码器的示例。
图11示出了根据示例实施例的图4的半导体存储器件的一部分的另一示例。
图12是用于描述根据主数据的数据位和奇偶校验数据的奇偶校验位的ECC水平的示图。
图13至图18分别示出了根据示例实施例的基于纠错模式的图2的存储系统中的数据传输的示例。
图19是示出了根据示例实施例的半导体存储器件的框图。
图20是示意性地示出了根据示例实施例的图19中的ECC引擎之间的连接的示图。
图21是根据示例实施例的采用了图19的半导体存储器件的3D芯片结构的截面图。
图22是示出了根据示例实施例的采用了半导体存储器件的智能电话的框图。
具体实施方式
以下将参照示出了示例实施例的附图更全面地描述各种示例实施例。
图1是示出了根据示例实施例的操作半导体存储器件的方法的流程图。
参照图1，半导体存储器件从存储控制器接收主数据和子数据(S100)。半导体存储器件可以包括纠错码(ECC)引擎以及包括正常单元区域和奇偶校验单元区域的存储单元阵列。
奇偶校验单元区域可以存储ECC引擎生成的奇偶校验数据。半导体存储器件可以基于主数据的重要程度来启用或禁用ECC引擎，并且还可以确定ECC引擎的纠错能力。子数据可以是由存储控制器生成和提供的写入奇偶校验数据和/或用于配置半导体存储器件的配置数据之一。
半导体存储器件可以将子数据存储在奇偶校验单元区域的至少一部分中，同时将主数据存储在存储单元阵列的正常单元区域中(S200)。半导体存储器件可以基于是否启用半导体存储器件的ECC引擎，将子数据仅存储在奇偶校验单元区域的一部分中或整个奇偶校验单元区域中。
半导体存储器件响应于来自存储控制器的读取命令，将从存储单元阵列读取的主数据和子数据发送到存储控制器(S300)。
因此，在根据示例实施例的操作半导体存储器件的方法中，可以用于存储奇偶校验数据的奇偶校验单元区域被用作存储由存储控制器生成和提供的数据的数据存储区域。因此，可以增加奇偶校验单元区域的可用性和/或可以减小专用于存储由半导体存储器件的ECC引擎生成的奇偶校验数据的奇偶校验单元区域的大小。
图2是示出了根据示例实施例的存储系统的框图。
参照图2，存储系统20可以包括存储控制器100和至少一个半导体存储器件200。存储控制器可以是形成在半导体芯片(在本文中也称为“裸片”)中的集成电路。每个半导体存储器件200均可以形成为半导体芯片。
存储控制器100可以控制存储系统20的整体操作。存储控制器100可以控制外部主机(未示出)与半导体存储器件200之间的整体数据交换。例如，存储控制器100可以响应于来自主机的请求，将数据写入到半导体存储器件200中或从半导体存储器件200中读取数据。
另外，存储控制器100可以向半导体存储器件200发出操作命令以控制半导体存储器件200。
存储控制器100可以包括第一ECC引擎110和中央处理单元(CPU)120。CPU 120可以控制存储控制器100的整体操作。第一ECC引擎110可以检测来自半导体存储器件200的数据中的错误位并且可以纠正错误位。
在一些示例实施例中，半导体存储器件200是包括动态存储单元的诸如动态随机存取存储器(DRAM)、双倍数据速率4(DDR4)同步DRAM(SDRAM)、低功率DDR4(LPDDR4)SDRAM或LPDDR5SDRAM的存储器件。
存储控制器100向半导体存储器件200发送时钟信号CLK、命令CMD和地址(信号)ADDR，并且与半导体存储器件200交换主数据MD和子数据SDT。子数据SDT可以对应于第一ECC引擎110生成的写入奇偶校验数据WP和与半导体存储器件200的配置(或设置)相关联的配置数据(设置数据)CDT之一。
第一ECC引擎110可以通过使用多个ECC中的一个对主数据MD执行ECC编码来生成写入奇偶校验数据WP。
半导体存储器件200包括存储主数据MD和子数据SDT的存储单元阵列(MCA)300、第二ECC引擎400和控制逻辑电路210。
可以在控制逻辑电路210的控制下启用或禁用第二ECC引擎400。当启用第二ECC引擎400时，第二ECC引擎400使用多个ECC中的一个对从存储控制器100接收的主数据MD执行ECC编码以来生成奇偶校验数据，以及对从存储单元阵列300读取的主数据MD执行ECC解码以纠正主数据MD中的至少一个错误位。第二ECC引擎400可以基于主数据MD的重要性选择性地执行ECC编码和ECC解码。因此，半导体存储器件200可以将子数据SDT存储在存储单元阵列300的奇偶校验单元区域中，并且可以增加奇偶校验单元区域的可用性。
图3是示出了根据示例实施例的图2中的存储控制器中的第一ECC引擎的示例的框图。
参照图3，第一ECC引擎110可以包括奇偶校验生成器111、ECC解码器113、存储电路115和缓冲器117。存储电路115可以存储多个ECC(EEC1和ECC2)，并且可以响应于来自CPU120的选择信号SS1，向奇偶校验生成器111和ECC解码器113提供多个ECC(EEC1和ECC2)中的一个。
奇偶校验生成器111可以通过使用多个ECC(EEC1和ECC2)中的一个，通过对主数据MD1执行ECC编码来生成写入奇偶校验数据WP以发送到半导体存储器件200。写入奇偶校验数据WP可以被发送到半导体存储器件200或者可以存储在缓冲器117中。
ECC解码器113通过使用多个ECC(EEC1和ECC2)中的一个以及写入奇偶校验数据WP，对从半导体存储器件200接收的主数据MD2执行ECC解码，纠正主数据MD2中的至少一个错误位，并输出纠正后的主数据C_MD。可以从缓冲器117或半导体存储器件200接收写入奇偶校验数据WP。ECC解码器113将纠正后的主数据C_MD提供给主机。
再参照图2，存储控制器100可以基于主数据MD的重要性，使用多个ECC(EEC1和ECC2)中的一个来生成写入奇偶校验数据WP以发送到半导体存储器件200。
在存储控制器100将指示主数据MD的重要程度的ECC水平并入指示命令CMD中之后，存储控制器100可以将命令CMD发送到半导体存储器件200。
半导体存储器件200通过对命令CMD进行解码来确定主数据MD的重要程度，并且可以向第二ECC引擎400提供指定了与主数据MD的重要程度相对应的纠错模式的控制信号。
图4是示出了根据示例实施例的图2的存储系统中的半导体存储器件的框图。
参照图4，半导体存储器件200包括控制逻辑电路210、地址寄存器220、存储模块(bank)控制逻辑230、刷新计数器245、行地址多路复用器(RA MUX)240、列地址锁存器250、行译码器260、列译码器270、存储单元阵列300、读出放大器单元285、I/O选通电路290、第二ECC引擎400、第一路径选择电路281、第二路径选择电路283和数据I/O缓冲器295。
存储单元阵列300包括第一存储模块阵列310至第八存储模块阵列380。行译码器260包括分别耦接到第一存储模块阵列310至第八存储模块阵列380的第一存储模块行译码器260a至第八存储模块行译码器260h，列译码器270包括分别耦接到第一存储模块阵列310至第八存储模块阵列380的第一存储模块列译码器270a至第八存储模块列译码器270h，读出放大器单元285包括分别耦接到第一存储模块阵列310至第八存储模块阵列380的第一存储模块读出放大器285a至第八存储模块读出放大器285h。
第一存储模块阵列310至第八存储模块阵列380、第一存储模块行译码器260a至第八存储模块行译码器260h、第一存储模块列译码器270a至第八存储模块列译码器270h以及第一存储模块读出放大器285a至第八存储模块读出放大器285h可以形成第一存储模块至第八存储模块。第一存储模块阵列310至第八存储模块阵列380均包括形成在多条字线WL与多条位线BTL的交叉点处的多个存储单元MC。
地址寄存器220从存储控制器100接收包括存储模块地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220将所接收的存储模块地址BANK_ADDR提供给存储模块控制逻辑230，将所接收的行地址ROW_ADDR提供给行地址多路复用器240，将所接收的列地址COL_ADDR提供给列地址锁存器250。
存储模块控制逻辑230响应于存储模块地址BANK_ADDR而生成存储模块控制信号。响应于存储模块控制信号，激活对应于存储模块地址BANK_ADDR的第一存储模块行译码器260a至第八存储模块行译码器260h中的一个，并且响应于存储模块控制信号，激活对应于存储模块地址BANK_ADDR的第一存储模块列译码器270a至第八存储模块列译码器270h中的一个。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR，并从刷新计数器245接收刷新的行地址REF_ADDR。行地址多路复用器240选择性地输出行地址ROW_ADDR或刷新的行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA被应用于第一存储模块行译码器260a至第八存储模块行译码器260h。
第一存储模块行译码器260a至第八存储模块行译码器260h中的由存储模块控制逻辑230激活的存储模块行译码器对从行地址多路复用器240输出的行地址RA进行译码，并激活对应于该行地址RA的字线。例如，激活的存储模块行译码器将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并临时存储所接收的列地址COL_ADDR。在一些实施例中，在突发模式下，列地址锁存器250生成从所接收的列地址COL_ADDR递增的列地址COL_ADDR'。列地址锁存器250将临时存储的或所生成的列地址COL_ADDR'应用于第一存储模块列解码器270a至第八存储模块列解码器270h。
第一存储模块列解码器270a至第八存储模块列解码器270h中的激活的存储模块列解码器通过I/O选通电路290激活对应于存储模块地址BANK_ADDR和列地址COL_ADDR'的读出放大器。
I/O选通电路290包括用于选通输入/输出数据的电路，并且还包括输入数据掩码逻辑、用于存储从第一存储模块阵列310至第八存储模块阵列380输出的数据的读取数据锁存器以及用于将数据写入第一存储模块阵列310至第八存储模块阵列380的写入驱动器。
从第一存储模块阵列310至第八存储模块阵列380中的一个存储模块阵列读取的数据由耦接到要从中读取数据的该存储模块阵列的读出放大器感测，并存储在读取数据锁存器中。在由第二ECC引擎400基于纠错模式选择性地执行ECC解码之后，可以经由数据I/O缓冲器295将存储在读取数据锁存器中的数据提供给存储控制器100。
可以从存储控制器100将要写入第一存储模块阵列310至第八存储模块阵列380中的一个存储模块阵列中的主数据MD提供给数据I/O缓冲器295。数据I/O缓冲器295可以基于纠错模式选择性地将主数据MD提供给第二ECC引擎400。在第一纠错模式下，可以通过写入驱动器而不经过第二ECC引擎400将主数据MD写入一个存储模块阵列中。在第二纠错模式下，主数据MD被第二ECC引擎400编码为码字CW2。可以通过写入驱动器将码字CW2写入一个存储模块阵列中。通过将主数据位MD与奇偶校验位PRT相加而获得的位在本文中可以称为“码字”。
数据I/O缓冲器295可以在半导体存储器件200的写入操作中将来自存储控制器100的主数据MD提供给第一路径选择电路281，并且可以在半导体存储器件200的读取操作中将来自第二ECC引擎400或第二路径选择电路283的主数据MD提供给存储控制器100。
第一路径选择电路281可以在第一纠错模式下响应于模式信号MS将主数据MD和子数据SDT提供给I/O选通电路290。第一路径选择电路281可以在第二纠错模式下响应于模式信号MS将主数据MD提供给第二ECC引擎400。
第二路径选择电路283可以在第一纠错模式下响应于模式信号MS，将来自I/O选通电路290的主数据MD和子数据SDT提供给数据I/O缓冲器295。第二路径选择电路283可以在第二纠错模式下响应于模式信号MS，将来自I/O选通电路290的码字CW1提供给第二ECC引擎400。在第二纠错模式下，如果在码字CW1的主数据MD中出现错误位，则码字CW1的主数据MD可以由第二ECC引擎400纠正，并且第二ECC引擎400可以将纠正后的主数据C_MD提供给数据I/O缓冲器295，随后由半导体存储器件200输出。
此外，数据I/O缓冲器295可以直接耦接到I/O选通电路290。数据I/O缓冲器295可以在第二纠错模式下响应于来自控制逻辑电路210的第三控制信号CTL3，将子数据SDT提供给I/O选通电路290或者可以从I/O选通电路290接收子数据SDT。
控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以生成用于半导体存储器件200的控制信号，以便执行写入操作或读取操作。
控制逻辑电路210包括：对从存储控制器100接收的命令CMD进行译码的命令译码器211；以及设置半导体存储器件200的操作模式的模式寄存器212。例如，命令译码器211可以通过对写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行译码，生成对应于命令CMD的控制信号。
控制逻辑电路210可以生成控制第二ECC引擎400的第一控制信号CTL1、控制I/O选通电路290的第二控制信号CTL2、控制数据I/O缓冲器295的第三控制信号CTL3。另外，控制逻辑电路210通过对命令CMD进行译码生成模式信号MS，并将模式信号MS提供给第一路径选择电路281和第二路径选择电路283。模式信号MS可以具有基于主数据MD的重要程度的逻辑电平。
图5示出了图4的半导体存储器件中的第一存储模块阵列的示例。
参照图5，第一存储模块阵列310包括多条字线WL1～WLm(m是大于2的自然数)、多条位线BTL1～BTLn(n是大于2的自然数)、以及设置在字线WL1～WLm与位线BTL1～BTLn之间的交叉点处的多个存储单元MC。每个存储单元MC包括耦接到字线WL1～WLm中的相应一条字线和位线BTL1～BTLn中的相应一条位线的单元晶体管以及耦接到单元晶体管的单元电容器。每个存储单元MC包括动态存储单元或DRAM单元。
图6示出了根据示例实施例的处于第一纠错模式的图4的半导体存储器件的一部分。
在图6中，示出了控制逻辑电路210、第一存储模块阵列310、I/O选通电路290、第二ECC引擎400和数据I/O缓冲器295。为了便于说明，在图6中未示出第一路径选择电路281和第二路径选择电路283。
参照图6，第一存储模块阵列310包括正常单元区域(即，正常单元阵列)NCA和奇偶校验单元区域(即，奇偶校验单元阵列)PCA。
正常单元区域NCA包括多个第一存储块MB0～MB15，即311～313，奇偶校验单元区域PCA包括至少第二存储块314。第一存储块311～313是半导体存储器件200的外部可寻址的存储块，并且可以决定半导体存储器件200的被外部器件(例如存储控制器100)查看的存储容量。第二存储块314用于子数据SDT。由于第二存储块314用于子数据SDT以修复由存储控制器100产生的错误位，所以第二存储块314也称为扩展数据总线(EDB)块。第二存储块314还可以用作冗余存储器，以替换第一存储块311～313中已被确定具有缺陷存储单元(这里可以称为“故障单元”)的存储器部分。尽管在图6中仅示出了连接到一行存储单元的一条字线WL，但是第一存储块MB0～MB15和第二存储块314可以包括连接到多条对应的字线WL的多行存储单元。另外，每条字线WL可以连接到形成在第一存储块MB0～MB15和第二存储块314中的一行存储单元(例如，如图6所示)，从而所有这些存储单元可以通过激活字线WL而被访问(例如，通过对一个行地址进行译码来激活和访问)。
在第一存储块311～313的每个存储块中，多个第一存储单元排列成行和列。在第二存储块314中，多个第二存储单元排列成行和列。连接到字线WL与位线BTL的交叉点的第一存储单元可以是动态存储单元。连接到字线WL与位线RBTL的交叉点的第二存储单元可以是动态存储单元。
I/O选通电路290包括分别连接到第一存储块311～313和第二存储块314的多个开关电路291a～291e。在半导体存储器件200中，与突发长度(burst length，BL)的数据对应的位线可以被同时访问，以支持指示了可访问的列位置的最大数目的BL。
数据I/O缓冲器295可以通过第一数据线GIO和第二数据线EDBIO连接到开关电路291a～291e。
控制逻辑电路210可以对命令CMD进行译码以生成用于控制开关电路291a～291e的第二控制信号CTL2和用于控制第二ECC引擎400的第一控制信号CTL1。在第一纠错模式下，可以响应于第一控制信号CTL1而禁用第二ECC引擎400。
在第一纠错模式下，数据I/O缓冲器295可以通过开关电路291a～291c将主数据MD存储在正常单元区域NCA中，或者可以通过开关电路291a～291c从正常单元区域NCA读取主数据MD。另外，在第一纠错模式下，数据I/O缓冲器295可以通过开关电路291d和291e将子数据SDT存储在奇偶校验单元区域PCA中，或者可以通过开关电路291d和291e从奇偶校验单元区域PCA读取子数据SDT。
图7示出了根据示例实施例的处于第二纠错模式的图4的半导体存储器件的一部分。
在图7中，示出了控制逻辑电路210、第一存储模块阵列310、I/O选通电路290、第二ECC引擎400和数据I/O缓冲器295。为了便于说明，在图7中未示出第一路径选择电路281和第二路径选择电路283。
参照图7，响应于第一控制信号CTL1启用第二ECC引擎400。
第二存储块314用于ECC和/或冗余修复。由于第二存储块314用于ECC和/或冗余修复，因此第二存储块314也被称为用于ECC修复、数据线修复和/或修复在第一存储块311～313中产生的故障单元的块修复的EDB块。
数据I/O缓冲器295可以将主数据MD提供给第二ECC引擎400，或者可以从第二ECC引擎400接收主数据MD。另外，在第二纠错模式下，数据I/O缓冲器295响应于第三控制命令CTL3，可以通过开关电路291d和291e将子数据SDT存储在奇偶校验单元区域PCA中，或者可以通过开关电路291d和291e从奇偶校验单元区域PCA读取子数据SDT。
另外，在写入操作中，第二ECC引擎400可以基于主数据MD生成奇偶校验数据PRT，可以通过开关电路291a～291c将主数据MD提供给正常单元区域NCA，并且可以通过开关电路291d和291e将奇偶校验数据PRT提供给奇偶校验单元区域PCA。在这种情况下，第二ECC引擎400可以使用单纠错(single error correction，SEC)ECC生成奇偶校验数据PRT。
在示例实施例中，在写入操作中，第二ECC引擎400可以通过开关电路291d将奇偶校验数据PRT提供给奇偶校验单元区域PCA的第一子奇偶校验区域SRG1(图16中所示)。数据I/O缓冲器295可以通过开关电路291e将子数据SDT存储在奇偶校验单元区域PCA的第二子奇偶校验区域SRG2(图16中示出)中。
另外，在读取操作中，第二ECC引擎400可以基于奇偶校验数据PRT对主数据MD执行ECC解码。另外，I/O选通电路290可以通过开关电路291d和291e将从奇偶校验单元区域PCA读取的子数据SDT提供给数据I/O缓冲器295。
在示例实施例中，在读取操作中，第二ECC引擎400可以基于通过开关电路291d从奇偶校验单元区域PCA的第一子奇偶校验区域SRG1读取的奇偶校验数据PRT，对主数据MD执行ECC解码。I/O选通电路290可以通过开关电路291e提供从奇偶校验单元区域PCA的第二子奇偶校验区域SRG2读取的子数据SDT。
图8是示出了根据示例实施例的图4的半导体存储器件中的第二ECC引擎的示例的框图。
参照图8，第二ECC引擎400包括ECC编码器410、ECC解码器430和存储电路405。存储电路405可以存储多个ECC(ECC1和ECC2)，并且可以响应于第一控制信号CTL1的选择信号SS2，将多个ECC(ECC1和ECC2)中的一个提供给ECC编码器410和ECC解码器430。第一ECC即ECC1可以提供双纠错(double error correction，DEC)，第二ECC即ECC2可以提供单纠错SEC。
ECC编码器410可以生成与要存储在第一存储模块阵列310的正常单元区域NCA中的写入数据WMD相关联的奇偶校验数据PRT。奇偶校验数据PRT可以存储在第一存储模块阵列310的奇偶校验单元区域PCA中。
ECC解码器430可以基于读取数据RMD和奇偶校验数据PRT，对从第一存储模块阵列310读取的读取数据RMD执行解码。当基于ECC解码的结果，读取数据RMD包括至少一个错误位时，ECC解码器430基于校正子SDR来纠正至少一个错误位，并且可以经由数据I/O缓冲器295将校正子SDR发送到存储控制器100。例如，如果读取数据RMD包括至少一个错误位，则校正子SDR的位代表“1”，如果读取数据RMD不包括错误位，则校正子SDR的位代表“0”。
图9示出了根据示例实施例的图8的第二ECC引擎中的ECC编码器的示例。
参照图9，ECC编码器410可以包括奇偶校验生成器420。奇偶校验生成器420接收写入数据WMD和基础位BB，并通过执行例如XOR阵列操作来生成奇偶校验数据PRT。基础位BB是用于生成写入数据WMD的奇偶校验数据PRT的位。当奇偶校验数据PRT包括8位时，基础位BB可以包括b'0000000。基础位BB可以包括代替b'0000000的其他特定位。
图10示出了根据示例实施例的图8的第二ECC引擎中的ECC解码器的示例。
参照图10，ECC解码器430可以包括校正子生成电路440、错误定位器460和数据纠正器470。校正子生成电路440可以包括检查位生成器441和校正子生成器443。
检查位生成器441通过执行XOR阵列操作，基于读取数据RMD来生成检查位CHB，校正子生成器443通过将检查位CHB与奇偶校验数据PRT的对应位进行比较，来生成校正子SDR。
当校正子SDR的所有位都不为零时，错误定位器460可以通过对校正子SDR进行解码，来产生指示读取数据RMD中的至少一个错误位的位置的错误位置信号EPS。错误定位器460将错误位置信号EPS提供给数据纠正器470。
数据纠正器470接收读取数据RMD，当读取数据RMD包括至少一个错误位时基于错误位置信号EPS纠正读取数据RMD中的至少一个错误位，并输出纠正后的主数据C_MD。另外，当错误位置信号EPS指示读取数据RMD包括至少一个错误位时，数据纠正器470接收校正子SDR并将校正子SDR提供给数据I/O缓冲器295。
图11示出了根据示例实施例的图4的半导体存储器件的一部分的另一示例。
参照图11，控制逻辑电路210可以包括故障地址存储器215。
第二ECC引擎400可以分担ECC操作和冗余修复操作。
半导体制造技术的进步已经致使DRAM器件的存储容量增加。随着微制造工艺技术的发展，缺陷存储单元的数目可能增加。故障存储单元可包括缺陷单元和弱单元(weakcell)。
缺陷单元具有硬件缺陷。即，缺陷单元是由于制造工艺中的缺陷而不工作的存储单元，例如，发生布线断开或短路的存储单元。弱单元具有软件缺陷。即，弱单元是在特定电压条件或特定操作定时下存在缺陷的存储单元。弱单元的示例可以包括在其特性方面劣化的单元，例如，具有短的刷新持续时间的单元、具有降低的单元写入性能的单元或者具有可变保持时间的单元等。为了确保制造良率，通过用冗余存储单元替换故障存储单元来修复故障存储单元。
存储在第一存储块311、312和313中的数据可以通过对应的数据I/O焊盘输入和输出。
控制逻辑电路210包括存储故障地址的故障地址存储器215，故障地址载明了半导体存储器件200中的故障存储单元的地址。故障地址存储器215可以例如利用反熔丝阵列、内容可寻址存储器(CAM)、寄存器、或者诸如静态随机存取存储器(SRAM)的存储器件来实现。
可以根据从正常单元区域NCA读取的数据中所包括的错误位，基于故障类型对存储在故障地址存储器215中的故障地址进行分类。在正常单元区域NCA中的第一存储块311、312和313中，可以按单位存储单元从存储单元读取数据。奇偶校验数据PRT可以用于ECC操作，以检测关于存储在第一存储块311、312和313中的数据位的至少一个错误位，并纠正检测到的错误位。
与存储在故障地址存储器215中的故障地址相对应的故障可以被分类为一个码字中的错误位数是一个的类型、一个码字中的错误位数是两个的类型以及一个码字中的错误位数是三个以上的类型。一个码字中的错误位数是三个以上的类型可以被视为块故障。在示例性实施例中，当一个码字中的错误位数是一个时，第二存储块314用于ECC(参照图11的TA)。当一个码字中的错误位数大于特定数目(诸如两个以上(该数目取决于所实现的ECC编码方案))时，故障单元可能无法通过ECC操作来修复。因此，在一个实施例中，当一个码字中的错误位数是两个时，第二存储块314用于数据线修复(参照图11的TB)。当一个码字中的错误位数是三个以上(即，出现块故障)时，第二存储块314用于块修复(参照图11的TC)。
控制逻辑电路210确定从存储控制器100请求的地址ADDR是否与存储在故障地址存储器215中的故障地址相同。控制逻辑电路210将根据故障单元的类型(即，在一个码字中存在一个错误位、在一个码字中存在两个错误位以及在一个码字中存储三个以上的错误位)将存储在故障地址存储器中的故障地址与从存储控制器100请求的地址ADDR进行比较，并产生第一控制信号CTL1、第二控制信号CTL2和第三控制信号CTL3。
控制逻辑电路210将第二控制信号CTL2提供给开关电路291a、291b、291c、291d和291e，并将第一控制信号CTL1提供给第二ECC引擎400。第一控制信号CTL1和第二控制信号CTL2控制开关电路291a、291b、291c、291d和291e以及第二ECC引擎400，以根据出现在正常单元区域NCA中的故障单元的类型选择性地执行ECC操作或冗余修复操作。
控制逻辑电路210控制开关电路291d和291e，使得在第二纠错模式下子数据SDT将被存储在奇偶校验单元区域PCA中。
图12是用于描述根据主数据的数据位和奇偶校验数据的奇偶校验位的ECC水平的图。
在图12中，SEC表示单纠错，DED表示双检错、DEC表示双纠错。图12示出了奇偶校验位(PARITY BITS)和对应的奇偶校验位的大小开销(PARITY O/H)。奇偶校验位对应于汉明码(Hamming code)或扩展汉明码。奇偶校验位的大小开销对应于与写入数据相对应的奇偶校验数据的奇偶校验位与写入数据的数据位(DATA BITS)的比率。图12中的情形是非限制性示例，并且示例实施例可以应用于其他各种情况。例如，如果使用Bose-Chaudhuri-Hocquenghem(BCH)码、Redd-Solomon码等，则可以不同地确定奇偶校验位数和大小开销。
如图12所示，针对相同的数据位数，随着奇偶校验位数的增加，即，随着奇偶校验位数与数据位数的比率增加，检错和纠错能力增加。针对相同的检错和纠错能力，随着数据位数增加，对应的奇偶校验位数增加，但奇偶校验位数与数据位数的比率减小。
这样，随着奇偶校验位数与对应的数据位数的比率增加，可以提高检错能力和/或纠错能力。结果，随着奇偶校验位数与对应的数据位数的比率增加，可以提高ECC水平。
在传统方案的情况下应用固定的ECC水平而不考虑数据的重要程度。在这种情况下，如果将ECC水平设置为高于所需的水平，则会浪费存储资源并且会增大半导体存储器件的尺寸。相比，如果将ECC水平设置为低于所需的水平，则检错和纠错能力会降低，并且半导体存储器件的性能会劣化。
根据示例实施例的半导体存储器件可以根据写入数据的重要程度自适应地设置ECC水平，以使用奇偶校验单元区域来存储由存储控制器100生成的数据。例如，存储控制器100可以生成由第一ECC引擎110生成的写入奇偶校验数据WP和与半导体存储器件200的配置(或设置)相关联的配置数据(设置数据)CDT之一。因此，半导体存储器件可以提高奇偶校验单元区域的可用性，从而减小奇偶校验单元区域的大小开销。
图13至图18分别示出了根据示例实施例的基于纠错模式的图2的存储系统中的数据传输的示例。
参照图13至图18，奇偶校验单元区域PCA包括第一子奇偶校验区域SRG1和第二子奇偶校验区域SRG2。假设第二ECC引擎400基于DEC ECC和SEC ECC之一执行ECC解码。
图13示出了在第三纠错模式下的图2的存储系统。
参照图13，在第三纠错模式下，128位主数据MD存储在正常单元区域NCA中，16位奇偶校验数据PRT1存储在奇偶校验单元区域PCA中。在这种情况下，奇偶校验单元区域PCA仅存储奇偶校验数据PRT1。第二ECC引擎400基于16位奇偶校验数据PRT1对主数据MD执行ECC解码，以通过16个突发长度BL16将纠正后的主数据C_MD提供给存储控制器100中的第一ECC引擎110。
图14示出了在第二纠错模式下的图2的存储系统。
参照图14，在第二纠错模式下，128位主数据MD存储在正常单元区域NCA中，8位奇偶校验数据PRT2存储在第二子奇偶校验区域SRG2中。第一子奇偶校验区域SRG1用于修复(REP)主数据MD中的块错误BE。第二ECC引擎400基于8位奇偶校验数据PRT2对主数据MD执行ECC解码，以通过16个突发长度BL16将纠正后的主数据C_MD提供给存储控制器100中的第一ECC引擎110。
图15示出了在第一纠错模式下的图2的存储系统。
参照图15，在第一纠错模式下，第二ECC引擎400被禁用，128位主数据MD存储在正常单元区域NCA中，16位子数据SDT存储在奇偶校验单元区域PCA中。在这种情况下，奇偶校验单元区域PCA仅存储子数据SDT。通过18个突发长度BL18而不经过第二ECC引擎400，将主数据MD和子数据SDT提供给存储控制器100中的第一ECC引擎110。在图15中，通过添加突发长度，在将主数据MD发送到存储控制器100之后，将子数据SDT发送到存储控制器100。
图16示出了在第二纠错模式下的图2的存储系统。
参照图16，在第二纠错模式下，128位主数据MD存储在正常单元区域NCA中，8位奇偶校验数据PRT2存储在第一子奇偶校验区域SRG1中，8位子数据SDT存储在第二子奇偶校验区域SRG2中。第二ECC引擎400基于8位奇偶校验数据PRT2对主数据MD执行ECC解码，以通过17个突发长度BL17将纠正后的主数据C_MD以及子数据SDT提供给存储控制器100中的第一ECC引擎110。在图16中，通过添加突发长度，在将纠正后的主数据C_MD发送到存储控制器100之后，将子数据SDT发送到存储控制器100。
图17示出了在第一纠错模式下的图2的存储系统。
参照图17，在第一纠错模式下，第二ECC引擎400被禁用，128位主数据MD存储在正常单元区域NCA中，16位子数据SDT存储在奇偶校验单元区域PCA中。在这种情况下，奇偶校验单元区域PCA仅存储子数据SDT。通过16个突发长度BL16而不经过第二ECC引擎400，将主数据MD和子数据SDT提供给存储控制器100中的第一ECC引擎110。在图17中，通过数据引脚/焊盘将主数据MD和子数据SDT同时发送到存储控制器100。
图18示出了在第二纠错模式下的图2的存储系统。
参照图18，在第二纠错模式下，128位主数据MD存储在正常单元区域NCA中，8位奇偶校验数据PRT2存储在第一子奇偶校验区域SRG1中，8位子数据SDT存储在第二子奇偶校验区域SRG2中。第二ECC引擎400基于8位奇偶校验数据PRT2对主数据MD执行ECC解码，以通过18个突发长度BL18将纠正后的主数据C_MD、通过ECC解码生成的校正子SDR以及子数据SDT提供给存储控制器100中的第一ECC引擎110。在图18中，通过添加突发长度，在将纠正后的主数据C_MD发送到存储控制器100之后，将校正子SDR和子数据SDT发送到存储控制器100。
在图14至图18中，通过添加突发长度或数据引脚，将子数据SDT或校正子SDR发送到存储控制器100。然而，在一些示例实施例中，半导体存储器件200可以向存储控制器100提供与奇偶校验单元区域PCA相关联的扩展地址空间。
图19是示出了根据示例实施例的半导体存储器件的框图。
参照图19，半导体存储器件600可以包括在堆叠式芯片结构中提供软错误分析和纠正功能的第一组裸片610和第二组裸片620。
第一组裸片610可以包括至少一个缓冲器裸片。第二组裸片620可以包括多个存储器裸片620-1至620-p，第二组裸片620堆叠在第一组裸片610上并通过多个贯穿衬底通路(或贯穿硅通路(TSV))线来传送数据。贯穿衬底通路(TSV)可以完全延伸穿过形成该贯穿衬底通路(TSV)的整个裸片，或者可以仅通过裸片的衬底部分地穿透裸片，以形成从裸片的背面到其上形成有集成电路的衬底的上表面(对应于裸片的有源表面侧)的通路(电)连接。当在由硅衬底形成的裸片中形成TSV时，TSV可以被称为贯穿硅通路。
存储器裸片620-1至620-p中的至少一个可以包括第一类型的ECC引擎622，第一类型的ECC引擎622基于要发送到第一组裸片610的传输数据来生成传输奇偶校验位(即，传输奇偶校验数据)。第一类型的ECC引擎622可以被称为“单元核心ECC引擎”。第一类型的ECC引擎622可以采用图8的第二ECC引擎400。
缓冲器裸片610可以包括第二类型的ECC引擎612，当从通过TSV线接收到的传输数据中检测到传输错误时，第二类型的ECC引擎612使用传输奇偶校验位纠正传输错误并生成纠错后的数据。第二类型的ECC引擎612可以被称为“通路ECC引擎”。
半导体存储器件600可以是通过TSV线传送数据和控制信号的堆叠芯片型存储器件或堆叠式存储器件。TSV线也可以称为“贯穿电极”。
如上所述，第一类型的ECC引擎622可以基于多个ECC中的一个执行ECC编码和ECC解码，存储器裸片620-1至620-p中的至少一个可以将存储控制器生成的子数据存储在奇偶校验单元区域的至少一部分中。
第一类型的ECC引擎622可以在发送传输数据之前对从存储器裸片620-p输出的数据执行纠错。
在传输数据中出现的传输错误可能是由于在TSV线处出现的噪声而引起的。由于在TSV线处出现的噪声而引起的数据错误可以与由于存储器裸片的错误操作而引起的数据错误区分开，因此可以将由于在TSV线处出现的噪声而引起的数据错误视为软数据故障(或软错误)。软数据故障可能是由于传输路径上的传输错误而产生的，并且可以通过ECC操作来检测和补救。
例如，当传输数据是128位数据时，可以将传输奇偶校验位设置为8位。然而，本发明构思的范围和精神不限于此。可以增加或减少传输奇偶校验位的数目。
通过以上描述，在一个存储器裸片620-p处形成的数据TSV线组632可以包括多条TSV线L1至Lp，奇偶校验TSV线组634可以包括多条TSV线L10至Lq。数据TSV线组632的TSV线L1至Lp和奇偶校验TSV线组634的奇偶校验TSV线L10至Lq可以连接至对应地形成在存储器裸片620-1至620-p之间的微凸块MCB。
存储器裸片620-1至620-p中的至少一个可以包括DRAM单元，每个DRAM单元包括至少一个存取晶体管和一个存储电容器。
半导体存储器件600可以具有三维(3D)芯片结构或2.5D芯片结构，以通过数据总线B10与主机通信。缓冲器裸片610可以通过数据总线B10与存储控制器连接。
表示为单元核心ECC引擎的第一类型的ECC引擎622可以分别通过奇偶校验TSV线组634和数据TSV线组632输出传输奇偶校验位以及传输数据。输出的传输数据可以是由第一类型的ECC引擎622纠错后的数据。
表示为通路ECC引擎的第二类型的ECC引擎612可以基于通过奇偶校验TSV线组634接收到的传输奇偶校验位来确定在通过数据TSV线组632接收到的传输数据是否出现传输错误。当检测到传输错误时，第二类型的ECC引擎612可以使用传输奇偶校验位来纠正传输数据的传输错误。当传输错误是不可纠正的时，第二类型的ECC引擎612可以输出指示出现不可纠正的数据错误的信息。
当在高带宽存储器(HBM)或堆叠式存储器结构中从读取数据检测到错误时，该错误是在通过TSV传输数据时由于噪声而出现的错误。
根据示例实施例，如图19所示，单元核心ECC引擎622可以包括在存储器裸片中，通路ECC引擎612可以包括在缓冲器裸片中。因此，可以检测并纠正软数据故障。软数据故障可以包括当通过TSV线传输数据时由于噪声而产生的传输错误。
图20是示意性地示出了根据示例实施例的图19中的ECC引擎之间的连接的图。
参照图20，单元核心ECC引擎622和通路ECC引擎612可以通过数据TSV线组632和奇偶校验TSV线组634连接。
更具体地，一个存储器裸片可以包括存储单元阵列，存储单元阵列可以包括存储主数据MD的数据区域(即，正常单元区域)625和存储奇偶校验数据PRT的奇偶校验区域(即，奇偶校验单元区域)626。如上所述，奇偶校验区域626可以包括第一子奇偶校验区域和第二子奇偶校验区域。主数据MD存储在数据区域625中，奇偶校验数据PRT或存储控制器100生成的子数据存储在奇偶校验区域626中。
在读取数据的情况下，码字628可以包括来自数据区域625的主数据MD和来自奇偶校验区域626的奇偶校验数据PRT。单元核心ECC引擎622可以通过内部数据总线IB10接收主数据MD以及通过内部奇偶校验总线IB12接收奇偶校验数据PRT。单元核心ECC引擎622可以使用奇偶校验数据PRT检查主数据MD的读取错误，并且可以基于检查结果执行纠错。
单元核心ECC引擎622可以通过数据总线B20输出纠错后的数据(即，C_MD)作为传输数据，并且可以通过奇偶校验总线B22输出传输奇偶校验数据。这里，传输奇偶校验数据可以是与奇偶校验数据PRT相同的信息。
通路ECC引擎612可以通过数据总线B30接收传输数据，并通过奇偶校验总线B32接收传输奇偶校验数据。数据总线B20和数据总线B30可以用参照图19描述的数据TSV线组632实现。奇偶校验总线B22和奇偶校验总线B32可以用参照图19描述的奇偶校验TSV线组634实现。
通路ECC引擎612可以基于通过奇偶校验TSV线组634接收到的传输奇偶校验数据，对通过数据TSV线组632接收到的传输数据执行错误检查。当通过错误检查检测到传输错误时，第二类型的ECC引擎612可以基于传输奇偶校验数据来纠正传输数据的传输错误。例如，在可纠正的数据位的数目是1的情况下，当出现包括两个以上的错误位的传输错误时，可能无法进行纠错。在这种情况下，第二类型的ECC引擎612可以将指示了出现数据错误的信息输出到数据总线B10。
图21是根据示例实施例的采用了图19的半导体存储器件的3D芯片结构的截面图。
图21示出了3D芯片结构700，其中，主机和HBM直接连接而无内插层。
参照图21，诸如片上系统(SoC)、中央处理单元(CPU)或图形处理单元(GPU)的主机裸片710可以使用倒装芯片凸块FB设置在印刷电路板(PCB)720上。存储器裸片D11至D14可以堆叠在主机裸片710上以实现HBM结构。在图21中，省略了图19的缓冲器裸片610或逻辑裸片。然而，缓冲器裸片610或逻辑裸片可以设置在存储器裸片D11与主机裸片710之间。为了实现HBM结构(例如图19中的第二组裸片620)，可以在存储器裸片D11至D14处形成TSV线。TSV线可以与置于存储器裸片之间的微凸块MCB电连接。
图22是示出了根据示例实施例的采用了半导体存储器件的智能电话的框图。
参照图22，智能电话800可以用移动计算装置实现。应用处理器(AP)(例如，移动应用处理器810)可以控制智能电话800的部件815、820、841和850。
移动应用处理器810可以使用移动DRAM 815作为工作存储器。存储器器件821可以用作基带处理器820的工作和程序存储器。
在图22中，移动DRAM 815可以用图4的半导体存储器件200实现。包括在应用处理器810中的存储控制器(MCT)811可以控制对移动DRAM815的访问。包括在应用处理器810中的显示驱动器813可以控制显示器850。
基带处理器820可以允许在无线收发器(RF)830与应用处理器810之间交换数据。由基带处理器820处理的数据可以发送到应用处理器810或者可以存储在存储器件821中。存储器件821可以用易失性存储器或非易失性存储器实现。
通过天线ANT接收的无线数据可以通过无线收发器830被发送到基带处理器820，从基带处理器820输出的数据可以由无线收发器830转换成无线数据。转换的无线数据可以通过天线ANT输出。
图像信号处理器(ISP)841可以处理来自相机(或图像传感器)840的信号，并且可以将处理后的数据传送到应用处理器810。
如上所述，半导体存储器件可以基于写入数据的重要程度自适应地设置ECC水平，以使用奇偶校验单元区域作为数据存储区域来存储由存储控制器生成的数据。因此，半导体存储器件可以增加奇偶校验单元区域的可用性，从而减小奇偶校验单元区域的大小开销。
本发明构思的各方面可以应用于使用采用了ECC引擎的半导体存储器件的系统。例如，本发明构思的各方面可以应用于使用半导体存储器件作为工作存储器的系统，诸如智能电话、导航系统、笔记本计算机、台式计算机和游戏控制台。
前述内容是对示例实施例的说明，而不应解释为对其进行限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的新颖教导和优点的情况下，可以在示例实施例中进行许多修改。因此，所有这些修改旨在包括在由权利要求限定的本发明构思的范围内。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
纠错码引擎；
包括多个动态存储单元的存储单元阵列，所述存储单元阵列包括正常单元区域和奇偶校验单元区域，所述正常单元区域被配置为存储主数据，所述奇偶校验单元区域被配置为选择性地存储由所述纠错码引擎基于所述主数据生成的奇偶校验数据和从所述半导体存储器件的外部接收到的子数据；
连接在所述纠错码引擎与所述存储单元阵列之间的输入/输出选通电路；以及
控制逻辑电路，被配置为基于从所述半导体存储器件的外部接收到的地址和命令，来控制所述纠错码引擎和所述输入/输出选通电路，
其中，所述控制逻辑电路被配置为控制所述纠错码引擎对所述主数据选择性地执行纠错码编码和纠错码解码，并且被配置为控制所述输入/输出选通电路将所述子数据存储在所述奇偶校验单元区域的至少一部分中，
其中，所述子数据包括对应于所述主数据的写入奇偶校验数据。
2.根据权利要求1所述的半导体存储器件，其中，所述子数据还包括用于配置所述半导体存储器件的配置数据。
3.根据权利要求1所述的半导体存储器件，其中，所述奇偶校验单元区域包括第一子奇偶校验区域和第二子奇偶校验区域，
其中，所述奇偶校验数据或所述子数据存储在所述第一子奇偶校验区域和所述第二子奇偶校验区域二者中，或者
其中，所述奇偶校验数据存储在所述第一子奇偶校验区域中，所述子数据存储在所述第二子奇偶校验区域中。
4.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路被配置为当从存储控制器接收到指定了纠错模式的第一命令时，执行以下操作：
向所述纠错码引擎施加第一控制信号，以禁用所述纠错码引擎，以及
向所述输入/输出选通电路施加第二控制信号，以将所述主数据存储在所述正常单元区域中，并将所述子数据存储在所述奇偶校验单元区域中。
5.根据权利要求4所述的半导体存储器件，其中，所述控制逻辑电路被配置为当从所述存储控制器接收到指定了读取操作的第二命令时，向所述输入/输出选通电路施加所述第二控制信号，以将所述主数据和所述子数据提供给所述存储控制器。
6.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路被配置为当从存储控制器接收到指定了纠错模式的第一命令时，执行以下操作：
向所述纠错码引擎施加第一控制信号，以启用所述纠错码引擎，所述纠错码引擎被配置为基于所述主数据来生成所述奇偶校验数据，并将所述奇偶校验数据提供给所述输入/输出选通电路，以及
向所述输入/输出选通电路施加第二控制信号，以将所述主数据存储在所述正常单元区域中，将所述奇偶校验数据存储在所述奇偶校验单元区域的第一子奇偶校验区域中，并将所述子数据存储在所述奇偶校验单元区域的第二子奇偶校验区域中。
7.根据权利要求6所述的半导体存储器件，其中，所述控制逻辑电路被配置为当从所述存储控制器接收到指定了读取操作的第二命令时，向所述输入/输出选通电路施加所述第二控制信号，以将由所述纠错码引擎生成的纠正后的主数据以及所述子数据提供给所述存储控制器。
8.根据权利要求6所述的半导体存储器件，其中，所述控制逻辑电路被配置为当从所述存储控制器接收到指定了读取操作的第二命令时，向所述输入/输出选通电路施加所述第二控制信号，以将由所述纠错码引擎生成的纠正后的主数据、所述奇偶校验数据和所述子数据提供给所述存储控制器。
9.根据权利要求1所述的半导体存储器件，其中，所述控制逻辑电路被配置为当从存储控制器接收到指定了纠错模式的第一命令时，执行以下操作：
向所述纠错码引擎施加第一控制信号，以启用所述纠错码引擎，从而基于所述主数据生成所述奇偶校验数据并将所述奇偶校验数据提供给所述输入/输出选通电路，
向所述输入/输出选通电路施加第二控制信号，以将所述主数据存储在所述正常单元区域中，并将所述奇偶校验数据存储在所述奇偶校验单元区域的第二子奇偶校验区域中，以及
控制所述输入/输出选通电路，使得所述输入/输出选通电路用所述奇偶校验单元区域的第一子奇偶校验区域的存储单元来替换所述正常单元区域的具有块错误的存储单元。
10.根据权利要求1所述的半导体存储器件，其中，所述纠错码引擎包括：
纠错码编码器，被配置为对所述主数据执行所述纠错码编码，以生成所述奇偶校验数据；
纠错码解码器，被配置为通过使用从所述奇偶校验单元区域读取的所述奇偶校验数据，对从所述正常单元区域读取的所述主数据执行所述纠错码解码，以生成校正子，以及被配置为通过使用所述校正子对所述主数据的至少一个错误位进行纠正；以及
存储电路，被配置为存储多个纠错码，并且响应于选择信号向所述纠错码编码器和所述纠错码解码器提供所述多个纠错码中的所选择的纠错码。
11.根据权利要求10所述的半导体存储器件，其中，所述纠错码解码器包括：
校正子生成电路，被配置为基于从所述正常单元区域读取的所述主数据和从所述奇偶校验单元区域读取的所述奇偶校验数据来生成所述校正子；
错误定位器，被配置为基于所述校正子生成指示了所述至少一个错误位的位置的错误位置信号；以及
数据纠正器，被配置为响应于所述错误位置信号，对所述主数据的所述至少一个错误位进行纠正，以输出纠正后的主数据。
12.根据权利要求11所述的半导体存储器件，其中，所述纠错码引擎被配置为：当基于所述纠错码解码的结果，所述主数据包括所述至少一个错误位时，通过数据输入/输出缓冲器将所述校正子发送到存储控制器。
13.根据权利要求12所述的半导体存储器件，其中，所述半导体存储器件被配置为：在所述纠正后的主数据被发送到所述存储控制器之后，将所述子数据发送到所述存储控制器。
14.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件被配置为：使用第一数据引脚向存储控制器发送所述主数据，同时使用与所述第一数据引脚分离的第二数据引脚向所述存储控制器发送所述子数据。
15.根据权利要求1所述的半导体存储器件，其中，所述半导体存储器件被配置为向存储控制器提供与所述奇偶校验单元区域相关联的扩展地址空间。
16.根据权利要求1所述的半导体存储器件，所述半导体存储器件包括：
第一裸片组，包括至少一个缓冲器裸片；以及
第二裸片组，包括堆叠在所述第一裸片组上的多个存储器裸片，并且通过多条贯穿衬底通路线传送数据，
其中，所述多个存储器裸片中的至少一个包括所述存储单元阵列和所述纠错码引擎，所述纠错码引擎被配置为使用要发送到所述至少一个缓冲器裸片的传输数据来生成传输奇偶校验位，
其中，所述至少一个缓冲器裸片包括通路纠错码引擎，所述通路纠错码引擎被配置为：当从通过所述多条贯穿衬底通路线接收到的所述传输数据检测到传输错误时，使用所述传输奇偶校验位来纠正所述传输错误。
17.一种存储系统，所述存储系统包括：
半导体存储器件；以及
被配置为控制所述半导体存储器件的存储控制器，所述存储控制器包括第一纠错码引擎，
其中，所述半导体存储器件包括：
第二纠错码引擎；
包括多个动态存储单元的存储单元阵列，所述存储单元阵列包括正常单元区域和奇偶校验单元区域，所述正常单元区域被配置为存储主数据，所述奇偶校验单元区域被配置为选择性地存储由所述第二纠错码引擎基于所述主数据生成的奇偶校验数据和与写入奇偶校验数据相对应的子数据；
连接在所述第二纠错码引擎与所述存储单元阵列之间的输入/输出选通电路；以及
控制逻辑电路，被配置为基于从所述存储控制器接收到的地址和命令来控制所述第二纠错码引擎和所述输入/输出选通电路，
其中，所述控制逻辑电路被配置为控制所述第二纠错码引擎对所述主数据选择性地执行纠错码编码和纠错码解码，并且被配置为控制所述输入/输出选通电路将来自所述存储控制器的所述子数据存储在所述奇偶校验单元区域的至少一部分中，
其中，所述存储控制器被配置为基于所述主数据生成所述写入奇偶校验数据。
18.根据权利要求17所述的存储系统，其中，所述第一纠错码引擎被配置为从所述半导体存储器件接收所述主数据，并且被配置为使用基于所述主数据生成的所述写入奇偶校验数据来检测所述主数据的传输错误。
19.一种操作半导体存储器件的方法，所述半导体存储器件包括存储单元阵列和纠错码引擎，所述存储单元阵列包括正常单元区域和奇偶校验单元区域，所述方法包括：
在所述半导体存储器件中，从外部存储控制器接收主数据和子数据；
在所述半导体存储器件中，在将所述主数据存储在所述正常单元区域中的同时，将所述子数据存储在所述奇偶校验单元区域的第一部分中；以及
响应于来自所述存储控制器的读取命令，从所述半导体存储器件向所述存储控制器发送从所述存储单元阵列读取的所述主数据和所述子数据，
其中，所述子数据包括由所述存储控制器基于所述主数据生成的写入奇偶校验数据。
20.根据权利要求19所述的方法，其中，所述子数据还包括由所述存储控制器生成的用于配置所述半导体存储器件的配置数据。
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