CN107393596A - 半导体存储设备和操作其的方法 - Google Patents

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Abstract

一种半导体存储设备包括存储单元阵列、控制逻辑电路以及纠错电路。控制逻辑电路通过对命令进行解码来生成控制信号。在半导体存储设备的写模式中，控制逻辑电路控制纠错电路从所选择的子页读取第一单元数据，并且在通过对第一单元数据执行纠错码解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到子页中的主数据来生成第一奇偶校验数据。当第一子单元数据包括至少一个错误位时，纠错电路基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。

Description

半导体存储设备和操作其的方法
相关申请的交叉引用
本申请要求在韩国知识产权局于2016年4月26日提交的第10-2016-0050503号韩国专利申请的优先权，其公开通过引用以其整体在本文被合并。
技术领域
本公开涉及存储器，并且更具体地涉及半导体存储设备和操作其的方法。
背景技术
半导体存储设备可以被分类为诸如闪速存储设备的非易失性存储设备和诸如动态随机存取存储器(DRAM)的易失性存储设备。非易失性存储设备是即使在电力已经中断之后也能够取回所存储的信息的存储器类型。然而，易失性存储器需要电力来维持所存储的信息。
DRAM典型地用作系统存储器，这是因为它们以高速操作并且系统存储器并且成本较低。然而，当DRAM的尺寸大大减小时，DRAM中的存储单元的位错误可能快速地增加。
发明内容
本发明构思的至少一个示例性实施例可以提供一种具有增强性能的半导体存储设备。
本发明构思的至少一个示例性实施例可以提供一种操作具有增强性能的的半导体存储设备的方法。
根据本发明构思的示例性实施例的半导体存储设备包括存储单元阵列、控制逻辑电路，以及纠错电路。存储单元阵列包括多个存储体阵列。控制逻辑电路通过解码来自外部存储控制器的命令来生成控制信号。在半导体存储设备的写模式期间，控制逻辑电路控制纠错电路从存储单元阵列中的目标页的多个子页中的所选择的子页读取包括第一子单元数据、第二子单元数据和旧奇偶校验数据的第一单元数据，并且在通过对第一单元数据执行纠错码(ECC)解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入子页中的主数据来生成第一奇偶校验数据。当第一子单元数据包括至少一个错误位时，纠错电路基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。
根据本发明构思的示例性实施例，提供一种操作包括存储单元阵列和纠错电路的半导体存储设备的方法。该方法包括：基于从与自外部存储控制器接收到的地址相对应的存储位置读取的第一单元数据来生成校验子数据，该第一单元数据包括第一子单元数据、第二子单元数据和旧奇偶校验数据；基于第一子单元数据和第二子单元数据之一以及从存储控制器接收到的主数据来生成第一奇偶校验数据；以及基于校验子数据和从存储控制器接收到的数据掩码信号来有选择地修改第一奇偶校验数据以生成第二奇偶校验数据。
因此，在通过对第一单元数据执行ECC解码来基于从主数据将被写入其中的目标页读取的第一单元数据生成校验子数据时，根据第一单元数据中的错误位的位置来有选择地修改至少基于主数据和第一奇偶校验数据生成的第一奇偶校验数据。因此，可以减少执行读-修改-写操作所需要的时间，并且可以防止码字中的错误。
根据本发明构思的示例性实施例的半导体存储设备包括存储单元阵列、控制逻辑电路以及纠错电路。存储单元阵列包括多个存储体阵列。控制逻辑电路被配置为从外部存储控制器接收写命令和主数据。控制逻辑电路被配置为控制ECC从与包括第一数据部分、第二数据部分和先前的奇偶校验数据的主数据相对应的存储体阵列之一读取数据。当第一数据部分包括至少一个位错误时，控制逻辑电路被配置为在主数据将被写入到第一数据部分位于其中的第一位置中时维持先前的奇偶校验数据，并且在主数据将被写入到第二数据部分位于其中的第二位置中时使用校验子数据来修改先前的奇偶校验数据。
附图说明
以下将参考附图更详细地描述本发明构思的示例性实施例。
图1是图示出根据本发明构思的示例性实施例的电子系统的框图。
图2是图示出根据本发明构思的示例性实施例的、图1中示出的存储系统的框图。
图3是图示出根据本发明构思的示例性实施例的、图2中示出的半导体存储设备的框图。
图4A至图4E是根据本发明构思的示例性实施例的、图3中示出的存储单元的示例的电路图。
图5图示出在读操作中图3的半导体存储设备的一部分。
图6图示出在写操作模式中图3的半导体存储设备的一部分。
图7图示出在图3的半导体存储设备中示出的存储体阵列和纠错电路。
图8图示出在读操作中图3的半导体存储设备中的纠错电路和I/O选通电路。
图9图示出在写操作中图3的半导体存储设备中的纠错电路和I/O选通电路。
图10图示出在图5的半导体存储设备中执行的读操作。
图11图示出在图6的半导体存储设备中执行的写操作。
图12图示出在图6的半导体存储设备中执行的写操作。
图13是图示出根据本发明构思的示例性实施例的、图3中示出的纠错电路的框图。
图14图示出根据本发明构思的示例性实施例的、图13中示出的纠错电路中的ECC引擎。
图15是图示出根据本发明构思的示例性实施例的、图14的ECC引擎中的奇偶校验控制器的框图。
图16图示出根据本发明构思的示例性实施例的、图13的纠错电路中的数据校正器。
图17图示出根据本发明构思的示例性实施例的纠错电路和ECC引擎。
图18是图示出根据本发明构思的示例性实施例的半导体存储设备的结构图。
图19是图示出根据本发明构思的示例性实施例的、操作半导体存储设备的方法的流程图。
图20是图示出根据本发明构思的示例性实施例的、包括半导体存储设备的移动系统的框图。
具体实施方式
将参考示出本发明构思的一些示例实施例的附图来在下文中更充分地描述本发明构思。
图1是图示出根据本发明构思的示例性实施例的电子系统的框图。
参考图1，电子系统(或电子设备)10包括主机15(例如，主机设备)和存储系统20。存储系统20包括存储控制器100和多个半导体存储设备200a～200n(n是大于二的整数)。
主机15可以通过诸如外围组件快速互连(PCI-E)、先进技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或者串行附接SCSI(SAS)之类的各种接口协议与存储系统20进行通信。另外，主机15也可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)或者集成驱动电路(IDE)之类的接口协议与存储系统20进行通信。
存储控制器100可以控制存储系统20的总体操作。存储控制器100可以控制主机15和多个半导体存储设备200a～200n之间的总体数据交换。例如，存储控制器100可以响应于来自主机15的请求将数据写入到多个半导体存储设备200a～200n中或从多个半导体存储设备200a～200n中读取数据。作为一示例，请求可以包括读命令或写命令。
另外，存储控制器100可以向多个半导体存储设备200a～200n发出用于控制多个半导体存储设备200a～200n的操作命令。
在至少一个实施例中，多个半导体存储设备200a～200n中的每一个是包括诸如磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)和铁电随机存取存储器(FRAM)等等的电阻类型存储单元的存储设备。在至少一个示例性实施例中，多个半导体存储设备200a～200n中的每一个是包括诸如动态随机存取存储器(DRAM)之类的动态存储单元的存储设备。
MRAM是基于磁致电阻的非易失性计算机存储器。在许多方面，MRAM不同于易失性RAM。例如，因为MRAM是非易失性的，所以即使当电力断开时，MRAM也可以保持所有存储的数据。
尽管与易失性RAM相比非易失性RAM通常较慢，但MRAM具有与易失性RAM的读和写响应时间相当的读和写响应时间。与将数据作为电荷存储的常规RAM不同，MRAM通过使用磁致电阻(或磁阻)元件来存储数据。通常，磁致电阻元件由每个均具有磁性的两个磁层构成。
MRAM是通过使用包括两个磁层和置于两个磁层之间的绝缘薄膜的磁隧道图案来读取和写入数据的非易失性存储设备。可以根据每一个磁层的磁化方向来改变磁隧道图案的电阻值。MRAM可以通过使用电阻值的变化来编程或移除数据。
使用自旋转移力矩(STT)现象的MRAM使用一种方法，其中当自旋极化电流在一个方向上流动时，磁层的磁化方向由于电子的自旋转移而改变。在实施例中，一个磁层(例如，钉扎层)的磁化方向是固定的，并且另一个磁层(例如，自由层)的磁化方向根据通过编程电流生成的磁场而变化。
编程电流的磁场可以平行地或反向平行地排列两个磁层的磁化方向。在至少一个示例性实施例中，如果两个磁层的磁化方向是平行的，则两个磁层之间的电阻处于低(“0”)状态。如果两个磁层的磁化方向是反向平行的，则两个磁层之间的电阻处于高(“1”)状态。自由层的磁化方向的切换以及两个磁层之间的电阻的高或低状态引起MRAM的写和读操作。
尽管MRAM是非易失性的并且提供快速响应时间，但是MRAM单元具有有限的可缩放性并且对写干扰敏感，这是因为被施加以切换MRAM的磁层之间的电阻的高和低状态的编程电流典型地为高。因此，当多个单元被布置在MRAM阵列中时，向一个存储单元施加的编程电流改变相邻单元的自由层的磁场。可以通过使用STT现象来缓解(或者替换地，防止)此类写干扰。典型的STT-MRAM可以包括磁隧道结(MTJ)，其是包括两个磁层(例如，钉扎层和自由层)以及置于两个磁层之间的绝缘层的磁阻数据存贮设备。
编程电流典型地流过MTJ。钉扎层将编程电流的电子自旋极化，并且当自旋极化的电子流通过MTJ时生成力矩。自旋极化的电子流在与自由层交互时向自由层施加力矩。当通过MTJ的自旋极化的电子流的力矩大于切换电流密度的阈值时，由自旋极化的电子流施加的力矩足以切换自由层的磁化方向。因此，自由层的磁化方向可以与钉扎层平行或反向平行，并且MTJ中的电阻状态发生改变。
STT-MRAM去除了为切换磁阻设备中的自由层的对于用于自旋极化的电子流的外部磁场的需求。另外，当单元尺寸减小且编程电流减小时STT-MRAM提高可缩放性以缓解(或者替换地，防止)写干扰。另外，STT-MRAM可以具有高隧道磁致电阻比率，其通过允许高和低状态之间的高比率来改善磁畴中的读操作。
类似于DRAM，MRAM具有低成本并且具有大容量。类似于静态随机存取存储器(SRAM)，MRAM以高速操作。类似于闪速存储器，MRAM是非易失性的。
图2是图示出根据本发明构思的示例性实施例的、图1中示出的存储系统的框图。
在图2中，为了方便起见图示出与存储控制器100进行通信的仅仅一个半导体存储设备200a。然而，与半导体存储设备200a有关的在本文讨论的细节可以被应用于其他半导体存储设备200b～200n。
参考图2，存储系统20包括存储控制器100和半导体存储设备200a。存储控制器100和半导体存储设备200a中的每一个可以形成为单独的半导体芯片或形成为单独的芯片组。例如，存储控制器100和半导体存储设备200a可以以半导体芯片的堆叠形式被封装在一起。
存储控制器100和半导体存储设备200a可以通过对应的命令引脚101和201、对应的地址引脚102和202、对应的数据引脚103和203以及对应的单独的引脚104和204而连接到彼此。命令引脚101和201可以通过命令传输线TL1传送命令信号CMD，地址引脚102和202可以通过地址传输线TL2传送地址信号ADDR，并且数据引脚103和203可以通过数据传输线TL3交换主数据MD。单独的引脚104和204可以通过传输线TL4传送数据掩码(mask)信号DM。在实施例中，半导体存储设备200a响应于数据掩码信号DM来执行掩码写操作。在示例性实施例中，单独的引脚104和204以及传输线TL4未被包括在存储系统20中。
半导体存储设备200a包括存储主数据MD的存储单元阵列(MCA)300、纠错电路(也被称为ECC电路)400和控制纠错电路400的控制逻辑电路210(也被称为‘控制逻辑’)。
在本发明构思的示例性实施例中，在半导体存储设备200a的写模式期间，控制逻辑电路210控制纠错电路400从存储单元阵列300中的目标页的多个子页当中的所选择的子页读取包括第一子单元数据、第二子单元数据和旧奇偶校验数据的第一单元数据，并且在通过对第一单元数据执行纠错码(ECC)解码来生成校验子(syndrome)数据时基于第一子单元数据和第二子单元数据之一以及将被写入所选择的子页中的主数据MD来生成第一奇偶校验数据。
在实施例中，当第一子单元数据包括至少一个错误位时，纠错电路400基于与主数据MD相关联的数据掩码信号DM有选择地修改第一奇偶校验数据。
图3是图示出根据本发明构思的示例性实施例的、图2中示出的半导体存储设备的框图。
参考图3，半导体存储设备200a包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、刷新计数器297、行地址多路复用器(RA MUX 240)、列地址(CA)锁存器250、行译码器260、列译码器270，存储单元阵列300、读出放大器单元285、输入/输出(I/O)选通电路290、纠错电路400和数据输入/输出(I/O)缓冲器299。
在示例性实施例中，刷新计数器297未被包括在半导体存储设备200a中。也就是说，当利用多个电阻类型存储单元实施存储单元阵列300时，刷新计数器297未被包括在半导体存储设备200a中。
存储单元阵列300包括第一至第四存储体阵列310～340。行译码器260包括分别耦合到第一至第四存储体阵列310～340的第一至第四存储体行译码器260a～260d。列译码器270包括分别耦合到第一至第四存储体阵列310～340的第一至第四存储体列译码器270a～270d。读出放大器单元285包括分别耦合到第一至第四存储体阵列310～340的第一至第四存储体读出放大器285a～285d。第一至第四存储体阵列310～340中的每一个包括多个存储单元MC，并且存储单元MC中的每一个耦合到对应的字线WL和对应的位线BTL。第一至第四存储体阵列310～340、第一至第四存储体行译码器260a～260d、第一至第四存储体列译码器270a～270d以及第一至第四存储体读出放大器285a～280d形成第一至第四存储体。尽管图3中示出的半导体存储设备200a图示出四个存储体，但半导体存储设备200a可以包括更少或更大数量的存储体。
地址寄存器220从存储控制器100接收包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR的地址ADDR。地址寄存器220向存储体控制逻辑230提供所接收的存储体地址BANK_ADDR、向行地址多路复用器240提供所接收的行地址ROW_ADDR，并且向列地址锁存器250提供所接收的列地址COL_ADDR。
存储体控制逻辑230响应于存储体地址BANK_ADDR来生成存储体控制信号。可以响应于存储体控制信号来激活与存储体地址BANK_ADDR相对应的第一至第四存储体行译码器260a～260d之一，并且可以响应于存储体控制信号来激活与存储体地址BANK_ADDR相对应的第一至第四存储体列译码器270a～270d之一。
刷新计数器297在控制逻辑电路210的控制之下生成刷新行地址REF_ADDR，用于刷新存储单元阵列300中的存储单元行。当利用动态存储单元实施存储单元MC时，可以包括刷新计数器297。
行地址多路复用器240从地址寄存器220接收行地址ROW_ADDR并且从刷新计数器297接收刷新行地址REF_ADDR。行地址多路复用器240有选择地输出行地址ROW_ADDR或刷新行地址REF_ADDR作为行地址RA。从行地址多路复用器240输出的行地址RA可以被施加到第一至第四存储体行译码器260a～260d。
第一至第四存储体行译码器260a～260d中被激活的一个对从行地址多路复用器240输出的行地址RA进行译码，并且激活与行地址RA相对应的字线。例如，激活的存储体行译码器可以向与行地址RA相对应的字线施加字线驱动电压。
列地址锁存器250从地址寄存器220接收列地址COL_ADDR，并且暂时地存储所接收的列地址COL_ADDR。在示例性实施例中，在突发模式期间，列地址锁存器250生成从所接收的列地址COL_ADDR递增的列地址。列地址锁存器250可以向第一至第四存储体列译码器270a～270d施加暂时地存储的或生成的列地址。例如，在突发模式期间，如果所接收的列地址是0x01，那么列地址锁存器250向第一存储体列译码器270a施加0x01、将列地址递增到0x02以施加到第二存储体列译码器270b，将列地址递增到0x03以施加到第三存储体列译码器270c，并且将列地址递增到0x04以施加到第四存储体列译码器270d。
第一至第四存储体列译码器270a～270d中被激活的一个对从列地址锁存器250输出的列地址COL_ADDR进行译码，并且控制I/O选通电路290输出与列地址COL_ADDR相对应的数据。
I/O选通电路290可以包括用于选通输入/输出数据的电路。I/O选通电路290可以另外包括输入数据掩码逻辑、用于存储从第一至第四存储体阵列310～340输出的数据的读数据锁存器以及用于向第一至第四存储体阵列310～340写入数据的写驱动器。
可以通过耦合到从中读取数据的一个存储体阵列的读出放大器来感测从第一至第四存储体阵列310～340中的一个存储体阵列读取的数据，并且该读取的数据可以被存储在读数据锁存器中。可以从存储控制器100向数据I/O缓冲器299提供将被写入到第一至第四存储体阵列310～340中的一个存储体阵列中的主数据MD。可以向纠错电路400提供被提供给数据I/O缓冲器299的主数据MD。通过纠错电路400来对主数据MD进行编码以生成码字CW，并且码字CW被提供给I/O选通电路290。写驱动器可以将码字CW写入到第一至第四存储体阵列310～340中的一个存储体阵列中。
数据I/O缓冲器299可以在写操作期间从存储控制器100向纠错电路400提供主数据MD，并且可以在读操作期间从纠错电路400向存储控制器100提供主数据MD。数据I/O缓冲器299可以从存储控制器100接收数据掩码信号DM并且可以向I/O选通电路290提供数据掩码信号DM。
在实施例中，纠错电路400在写操作期间基于来自数据I/O缓冲器299的主数据MD生成奇偶校验数据，并且为I/O选通电路290提供包括主数据MD和奇偶校验数据的码字CW。I/O选通电路290可以将码字CW写入到一个存储体阵列中。
在实施例中，在写操作期间，纠错电路400从存储单元阵列300中的目标页的多个子页当中的所选择的子页读取包括第一子单元数据、第二子单元数据和旧奇偶校验数据的第一单元数据，并且在通过对第一单元数据执行ECC解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到所选择的子页中的主数据MD来生成第一奇偶校验数据。在实施例中，当第一子单元数据包括至少一个错误位时，纠错电路400基于与主数据MD相关联的数据掩码信号DM有选择地修改或校正第一奇偶校验数据。
在实施例中，第一单元数据的尺寸对应于半导体存储设备200a的码字的尺寸，并且第一子单元数据和第二子单元数据的每个尺寸对应于半导体存储设备200a的预取单元的尺寸。预取单元可以对应于当预测到将在不久的将来需要数据时被预取的数据量。
在实施例中，纠错电路400在读操作期间从I/O选通电路290接收从一个存储体阵列读取的码字CW。纠错电路400可以基于码字CW中的奇偶校验数据对主数据MD执行ECC解码，可以校正主数据MD中的单个位错误并且可以向数据I/O缓冲器299提供校正后的主数据。
控制逻辑电路210可以控制半导体存储设备200a的操作。例如，控制逻辑电路210可以生成用于半导体存储设备200a的控制信号以便执行写操作或读操作。控制逻辑电路210包括对从存储控制器100接收到的命令CMD进行解码的命令解码器211以及设置半导体存储设备200a的操作模式的模式寄存器212。例如，存储在模式寄存器212中的值指示操作模式。
例如，命令解码器211可以通过对写使能信号(/WE)、行地址选通信号(/RAS)、列地址选通信号(/CAS)、芯片选择信号(/CS)等等进行解码来生成与命令CMD相对应的控制信号。控制逻辑电路210生成第一控制信号CTL1来控制I/O选通电路290并且生成第二控制信号CTL2来控制纠错电路400。
可以对于多个存储体阵列310、320、330和340中的每一个来布置纠错电路400。半导体存储设备200a可以另外包括至少基于主数据MD来生成第一部分奇偶校验数据pNP1的ECC引擎560。ECC引擎560可以被安置在半导体存储设备200a的外围区域并且可以被纠错电路400共用。
图4A至图4E是根据本发明构思的示例性实施例的、图3中示出的存储单元的示例的电路图。
图4A至图4D图示出利用电阻类型存储单元实施的存储单元MC，并且图4E图示出利用动态存储单元实施的存储单元MC。
图4A图示出没有选择元件的电阻类型存储单元，而图4B至图4D示出每个均包括选择元件的电阻类型存储单元。
参考图4A，存储单元MC包括连接到位线BTL和字线WL的电阻元件RE。具有无选择元件的结构的这样的电阻存储单元可以通过施加在位线BL和字线WL之间的电压来存储数据。
参考图4B，存储单元MC包括电阻元件RE和二极管D。电阻元件RE可以包括用于数据存贮的电阻材料。二极管D可以是根据字线WL和位线BTL的偏置来向电阻元件RE供应电流或断开对电阻元件RE的电流供应的选择元件(或开关元件)。二极管D被耦合在电阻元件RE和字线WL之间，并且电阻元件RE被耦合在位线BTL和二极管D之间。二极管D和电阻元件RE的位置可以互换。可以通过字线电压使二极管D导通或截止。因此，当向未所选择的字线WL供应恒定电平或更高的电压时，不驱动电阻存储单元。
参考图4C，存储单元MC包括电阻元件RE和双向二极管BD。电阻元件R包括用于数据存贮的电阻材料。双向二极管BD被耦合在电阻元件RE和字线WL之间，并且电阻元件RE被耦合在位线BTL和双向二极管BD之间。双向二极管BD和电阻元件RE的位置可以互换。双向二极管BD可以阻挡泄漏电流流向未所选择的半导体存储单元。
参考图4D，存储单元MC包括电阻元件RE和晶体管CT。晶体管CT可以是根据施加到字线WL的电压来向电阻元件RE供应电流或断开对电阻元件RE的电流供应的选择元件(或开关元件)。晶体管CT被耦合在电阻元件RE和字线WL之间，并且电阻元件RE被耦合在位线BTL和晶体管CT之间。晶体管CT和电阻元件RE的位置可以互换。可以根据由字线WL驱动的晶体管CT被导通还是截止来选择或不选择半导体存储单元。
参考图4E，存储单元MC包括单元电容器CC和晶体管CT。晶体管CT可以是根据施加到字线WL的电压将单元电容器CC连接至位线BTL/从位线BTL将单元电容器CC断开连接的选择元件(或开关元件)。晶体管CT被耦合在单元电容器CC、字线WL和位线BTL之间，并且单元电容器CC被耦合在晶体管CT和板极电压(未图示)之间。
图5图示出在读操作期间图3的半导体存储设备的一部分。
在图5中，图示出控制逻辑电路210、第一存储体阵列310、I/O选通电路290和纠错电路400。
参考图5，第一存储体阵列310包括正常单元阵列NCA和冗余单元阵列RCA。正常单元阵列NCA包括多个第一存储块MB0～MB15，即，311～313，并且冗余单元阵列RCA至少包括第二存储块314。第一存储块311～313是确定半导体存储设备200a的存储器容量的存储块。第二存储块314用于ECC和/或冗余修复。因为用于ECC和/或冗余修复的第二存储块314用于ECC、数据线修复和块修复以修复在第一存储块311～313中生成的“故障”单元，所以第二存储块314是也被称为EDB块。
在第一存储块311～313中的每一个中，按行和列布置多个第一存储单元。在第二存储块314中，按行和列布置多个第二存储单元。
在第一存储块311～313中，可以形成例如8K字线WL的行，并且可以形成例如1K位线BTL的列。连接到字线WL和位线BTL的交叉处的第一存储单元可以是动态存储单元或电阻类型存储单元。在第二存储块314中，可以形成例如8K字线WL的行，并且可以形成例如1K位线BTL的列。连接到字线WL和位线RBTL的交叉处的第二存储单元可以是动态存储单元或电阻类型存储单元。
I/O选通电路290包括分别连接到第一存储块311～313和第二存储块314的多个开关电路291a～291d。在半导体存储设备200a中，可以同时地访问与突发长度(BL)的数据相对应的位线以支持指示可访问的列位置的最大数量的BL。例如，如果BL被设置为8，则数据位可以被设置为128位。
纠错电路400可以通过第一数据线GIO[0:127]和第二数据线EDBIO[0:7]而连接到开关电路291a～291d。
控制逻辑电路210可以对命令CMD进行解码以生成用于控制开关电路291a～291d的第一控制信号CTL1和用于控制纠错电路400的第二控制信号CTL2。
当命令CMD是读命令时，控制逻辑电路210向I/O选通电路290提供第一控制信号CTL1，使得存储在第一存储体阵列310中的页的子页中的第一单元读码字RCW被提供给纠错电路400。
响应于第二控制信号CTL2，纠错电路400对第一单元读码字RCW执行读-修改-写操作。在实施例中，纠错电路400使用读码字RCW中的奇偶校验数据来校正读码字RCW中的子单元数据的错误位、将校正后的子单元数据(例如，部分码字pCW)写回到与第一存储体阵列310中的子页的子单元数据相对应的存储位置中，并且可以经由数据I/O缓冲器299向存储控制器100提供校正后的主数据C_MD。当与对应于子页的所有数据被写回到对应于子页的存储位置中的情况相比较时，当包括错误位的校正后的子单元数据被写回到存储位置中时，功耗可以大大地减少。
I/O选通电路290和纠错电路400可以在控制逻辑电路210的控制之下对第一存储体阵列310中的存储单元的一个页中的多个子页顺序地执行读-修改-写操作。
图6图示出在写操作模式中图3的半导体存储设备的一部分。
参考图6，当命令CMD是写命令时，控制逻辑电路210向I/O选通电路290提供第一控制信号CTL1，使得存储在第一存储体阵列310中的页的子页中的第一单元读码字RCW被提供给纠错电路400。
在实施例中，响应于第二控制信号CTL2，纠错电路400使用奇偶校验数据来校正子单元数据的错误位，基于校正后的子单元数据和写主数据MD来生成写奇偶校验数据，并且提供包括校正后的子单元数据、写主数据MD和写奇偶校验数据的修改的码字MCW。I/O选通电路290可以将修改的码字MCW写入到与第一存储体阵列310中的目标页的子页相对应的存储位置中。在示例性实施例中，当I/O选通电路290将修改的码字MCW写入到与第一存储体阵列310中的目标页的子页相对应的存储位置中时，纠错电路400根据包括错误位的存储位置是否与主数据MD将被写入其中的存储位置相同来有选择地修改奇偶校验数据。
图7图示出在图3的半导体存储设备中示出的存储体阵列和纠错电路。
在图7中，为了方便起见图示出第一存储体阵列310，然而，与第一存储体阵列310有关的在本文讨论的细节可以被应用于其他存储体阵列320、330和340。
参考图7，第一存储体阵列310的每个页具有8Kb的尺寸，并且页的每个子页具有128b的尺寸。对于每个子页存储8b的奇偶校验数据。因此，在该示例中，第一存储体阵列310包括64个子页和512个奇偶校验位。顺序地读取来自具有128b的尺寸的每个子页的数据和具有8b的尺寸的对应的奇偶校验数据并且将其提供给纠错电路400。可以由纠错电路400使用汉明码以用于错误检测和校正。在读/写操作期间使用的ECC方法和码字长度也可以用于根据本发明构思的示例性实施例的清理(scrubbing)操作。在实施例中，清理操作包括从存储位置读取数据、校正读数据中的错误并且将校正后的数据写回相同的位置。尽管以上讨论具有8Kb的尺寸的每个子页以及具有8字节的尺寸的奇偶校验数据，但本发明构思不限于此。例如，每个子页的尺寸可以小于或大于8Kb，并且奇偶校验数据的尺寸可以小于或大于8字节。
图8图示出在读操作中图3的半导体存储设备中的纠错电路和I/O选通电路。
参考图8，纠错电路400包括ECC编码器410和ECC解码器430。I/O选通电路290包括开关单元291、写驱动器293和锁存器单元295。I/O选通电路290可以另外包括掩码逻辑296。开关单元291可以包括图5和图6中所图示出的开关291a～291d。I/O选通电路290在读操作期间向ECC解码器430提供从存储单元阵列300中的页的子页读取的读码字RCW。在实施例中，ECC解码器430使用读码字RCW中的奇偶校验数据来校正读码字RCW中的错误位，并且向I/O选通电路290提供校正后的码字C_CW。I/O选通电路290从ECC解码器430接收校正后的码字C_CW并且将子码字的校正后的数据写回到与子页中的子码字相对应的存储位置中。另外，纠错电路400可以向数据I/O缓冲器299提供校正后的主数据C_MD。
图9图示出在写操作中图3的半导体存储设备中的纠错电路和I/O选通电路。
参考图9，在示例性实施例中，在写操作期间，I/O选通电路290向ECC解码器430提供从存储单元阵列300中的页的子页读取的读码字RCW。ECC解码器430可以使用读码字RCW中的奇偶校验数据来校正读码字RCW中的错误位并且向ECC编码器410提供校正后的码字C_CW。校正后的码字C_CW可以对应于校正后的读码字RCW。在实施例中，ECC编码器410基于校正后的码字C_CW和写主数据MD来生成写奇偶校验数据以生成修改的码字MCW，并且向I/O选通电路290提供修改的码字MCW。修改的码字MCW可以包括写主数据MD、校正后的子单元数据和写奇偶校验数据，或者包括写主数据MD、不曾需要被校正的子单元数据和写奇偶校验数据。写驱动器293可以将修改的码字MCW写入到与目标页的子页相对应的存储位置中。在示例性实施例中，然后I/O选通电路290将修改的码字MCW写入到与第一存储体阵列310中的目标页的子页相对应的存储位置中，纠错电路400根据包括错误位的存储位置是否与主数据MD将被写入其中的存储位置相同来有选择地修改奇偶校验数据。
掩码逻辑296控制写驱动器293和ECC编码器410以在掩码的写操作期间响应于来自存储控制器100的数据掩码信号DM执行掩码的写操作。
图10图示出在图5的半导体存储设备中执行的读操作。
参考图5、图7、图8和图10，当命令CMD是读命令时，从第一存储体阵列310中的页的子页读取包括64位第一子单元数据511、64位第二子单元数据513和8位旧奇偶校验数据OP的第一单元码字CW，并且向ECC解码器430提供第一单元码字CW，如附图标记指示521。第二子单元数据513可能包括错误位ER。ECC解码器430对第一单元码字CW执行ECC解码，校正第二子单元数据513中的错误位ER，并且向I/O选通电路290提供校正后的第二子单元数据513’，如附图标记指示522。I/O选通电路290将校正后的第二子单元数据513’写回到与子页的第二子单元513相对应的存储位置中，如附图标记指示523，并且向数据I/O缓冲器299提供校正后的码字。
纠错电路400可以在半导体存储设备200a的列访问选通(CAS)-至-CAS延迟时间(tCCD)内执行读-修改-写操作。CAS-至-CAS延迟时间可以是存储控制器让存储模块访问特定位置的时间与来自该位置的数据在模块的输出引脚上可用的时间之间的延迟时间。
图11图示出在图6的半导体存储设备中执行的写操作。
参考图6、图7、图9和图11，当命令CMD是写命令时，从第一存储体阵列310中的页的子页读取包括64位第一子单元数据511、64位第二子单元数据513和8位旧奇偶校验数据OP的第一单元码字CW，并且向ECC解码器430提供第一单元码字CW，如附图标记指示531。第二子单元数据513可能包括错误位ER。ECC解码器430对第一单元码字CW执行ECC解码，校正第二子单元数据513中的错误位ER，并且向ECC编码器410提供校正后的第二子单元数据513’，如附图标记指示532。
ECC编码器410还接收64位写主数据MD和数据掩码信号DM，基于写主数据MD、数据掩码信号DM和校正后的第二子单元数据513’执行ECC编码以生成新奇偶校验数据NP11，并且向I/O选通电路290提供包括写主数据MD 511、校正后的第二子单元数据513’和新奇偶校验数据NP11的修改的码字MCW，如附图标记指示533。当ECC编码器410生成新奇偶校验数据NP11时，ECC编码器410基于校验子数据SDR和数据掩码信号DM来修改新奇偶校验数据NP11，这是因为与第二子单元513相对应的存储位置不同于写主数据MD将被写入其中的存储位置。
I/O选通电路290可以将写主数据MD、校正后的第二子单元数据513’和新写奇偶校验数据NP11写入到与子页相对应的存储位置中，如附图标记指示534。
图12图示出在图6的半导体存储设备中执行的写操作。
参考图6、图7、图9和图12，当命令CMD是写命令时，从第一存储体阵列310中的页的子页读取包括64位第一子单元数据511、64位第二子单元数据513和8位旧奇偶校验数据OP的第一单元码字CW，并且向ECC解码器430提供第一单元码字CW，如附图标记指示541。第一子单元数据511可能包括错误位ER。ECC解码器430对第一单元码字CW执行ECC解码，校正第一子单元数据511中的错误位ER，并且向ECC编码器410提供校正后的第一子单元数据511’和第二子单元数据513，如附图标记指示542。
ECC编码器410还接收64位写主数据MD和数据掩码信号DM，基于写主数据MD、数据掩码信号DM和第二子单元数据513执行ECC编码以生成新奇偶校验数据NP12如附图标记指示543，并且向I/O选通电路290提供包括写主数据MD 511、第二子单元数据513和新奇偶校验数据NP12的修改的码字MCW。当ECC编码器410生成新奇偶校验数据NP12时，ECC编码器410维持新奇偶校验数据NP12，这是因为与第一子单元511相对应的存储位置与写主数据MD将被写入其中的存储位置相同。
I/O选通电路290可以将写主数据MD和新写奇偶校验数据NP12写入到与子页相对应的存储位置中，如附图标记指示544。
图13是图示出根据本发明构思的示例性实施例的、图3中示出的纠错电路的框图。
参考图13，纠错电路400包括多路复用器405、ECC引擎420、缓冲器单元410和数据校正器470。缓冲器单元410可以包括第一至第四缓冲器411～414。
在半导体存储设备200a的写操作中，多路复用器405响应于第一选择信号SS1向ECC引擎420提供写数据WMD。在半导体存储设备200a的读操作中，多路复用器405响应于第一选择信号SS1向ECC引擎420提供来自缓冲器412的读数据RMD。例如，第一选择信号SS1可以在写操作期间是第一逻辑电平并且在读操作期间时第二其他逻辑电平。
在实施例中，响应于模式信号MS在写操作期间缓冲器411和413被使能，并且向I/O选通电路290提供写数据WMD和奇偶校验数据PRT。在实施例中，响应于模式信号MS在读操作期间缓冲器412和414被使能，缓冲器412向多路复用器410和数据校正器470提供读数据RMD，并且缓冲器414向ECC引擎420提供奇偶校验数据PRT。
在实施例中，在写操作期间，ECC引擎420对写数据WMD执行ECC编码以向缓冲器413提供奇偶校验数据PRT。在实施例中，在读操作期间，ECC引擎420基于来自缓冲器414的奇偶校验数据PRT对来自多路复用器405的读数据RMD执行ECC解码以向数据校正器470提供校验子数据SDR。
数据校正器470基于来自ECC引擎420的校验子数据SDR来校正读数据RMD中的错误位以提供校正后的主数据C_MD。
在图13中，第一选择信号SS1和模式信号MS可以被包括在来自图5中的控制逻辑电路210的第二控制信号CTL2中。
图14图示出根据本发明构思的示例性实施例的、图13中示出的纠错电路中的ECC引擎。
参考图14，ECC引擎420包括奇偶校验生成器430、校验子(syndrome)生成电路435、解复用器455和条件性奇偶校验校正电路460。校验子生成电路435包括检查位生成器440和校验子生成器450。
在实施例中，奇偶校验生成器430使用异或门的阵列，基于第一子单元数据和第二子单元数据中的一个子单元HRMD和主数据MD来生成第一奇偶校验数据NP1。
在奇偶校验生成器430生成第一奇偶校验数据NP1时，校验子生成电路435对第一单元数据执行ECC解码以生成校验子数据SDR。检查位生成器440基于读数据RMD来生成检查位CHB。校验子生成器450基于检查位CHB和从缓冲器414提供的旧奇偶校验数据OP来生成校验子数据SDR。
解复用器455响应于模式信号MS向数据校正器470和条件性奇偶校验校正电路460之一提供校验子数据SDR。
当模式信号MS指示读操作时，解复用器455向数据校正器470提供校验子数据SDR。当模式信号MS指示写操作时，解复用器455向条件性奇偶校验校正电路460提供校验子数据SDR。
条件性奇偶校验校正电路460接收校验子数据SDR和第一奇偶校验数据NP1，并且基于数据掩码信号DM来有选择地修改第一奇偶校验数据NP1以生成第二奇偶校验数据NP2。
条件性奇偶校验校正电路460包括奇偶校验控制器461、异或门465和多路复用器467。
异或门465在写操作或写模式期间对校验子数据SDR和第一奇偶校验数据NP1的对应的位执行异或。奇偶校验控制器461基于错误位的位置和主数据MD将被写入其中的存储位置来生成选择信号SS2。错误位的位置基于校验子数据SDR，并且存储位置基于数据掩码信号DM。多路复用器467响应于选择信号SS2来输出第一奇偶校验数据NP1和异或门465的输出之一作为第二奇偶校验数据NP2。
当错误位的位置与写主数据WMD将被写入其中的存储位置相同时，奇偶校验控制器461生成选择信号SS2，使得多路复用器467输出第一奇偶校验数据NP1作为第二奇偶校验数据NP2。例如，当错误位的位置与写主数据WMD将被写入其中的存储位置相同时，由奇偶校验生成器430输出的第一奇偶校验数据NP1作为第二奇偶校验数据NP2被输出。
当错误位的位置不同于写主数据WMD将被写入其中的存储位置时，奇偶校验控制器461生成选择信号SS2，使得多路复用器467输出异或门465的输出来作为第二奇偶校验数据NP2。
因此，当错误位的位置与写主数据WMD将被写入其中的存储位置相同时，第一奇偶校验数据NP1被维持。当错误位的位置不同于写主数据WMD将被写入其中的存储位置时，可以通过对第一奇偶校验数据NP1和校验子数据SDR执行的异或运算来修改第一奇偶校验数据NP1。
在第二奇偶校验数据NP2被生成并且被写入到存储单元阵列300的目标页中时，写数据WMD还被写入到存储单元阵列300的目标页中。
纠错电路400可以执行读-修改-写操作，其包括读取第一单元数据、校正错误位以及将主数据WMD写入在半导体存储设备200a的tCCD内。
图15是图示出根据本发明构思的示例性实施例的、图14的ECC引擎中的奇偶校验控制器的框图。
参考图15，奇偶校验控制器461包括解码器462和信号生成器464。
解码器462对校验子数据SDR和数据掩码信号DM进行解码以输出指示错误位的位置是否与主数据WMD将被写入其中的存储位置相同的解码信号DS1。信号生成器464响应于解码信号DS1来生成选择信号SS2。
图16图示出根据本发明构思的示例性实施例的、图13的纠错电路中的数据校正器。
参考图16，数据校正器470包括校验子解码器471、位反转器473和通过多路复用器实施的选择电路475。
校验子解码器471对校验子数据SDR进行解码以生成解码信号DS2和选择信号SS3。解码信号DS指示至少一个错误位的位置。第二选择信号SS3的逻辑电平取决于至少一个错误位的数量。例如，如果错误位的数量超过阈值，则逻辑电平是第一值，并且否则逻辑电平被设置为第二其他值。位反转器473响应于解码信号DS2使至少一个错误位反转。选择电路475响应于第二选择信号SS3来选择读数据RMD和位反转器473的输出之一以提供校正后的主数据C_MD。
当读数据RMD中的至少一个错误位的数量超过基于校验子数据SDR的ECC的纠错能力时，校验子解码器471输出具有第一逻辑电平的选择信号SS3。选择电路475响应于被设置为第一逻辑电平的选择信号SS3来提供读数据RMD作为校正后的主数据C_MD。当读数据RMD中的至少一个错误位的数量处于基于校验子数据SDR的ECC的纠错能力内时，校验子解码器471输出具有第一逻辑电平的解码信号DS2，并且输出具有第二逻辑电平的选择信号SS3。位反转器473响应于具有第一逻辑电平的解码信号DS2使至少一个错误位反转。选择电路475响应于具有第二逻辑电平的选择信号SS3来提供位反转器473的输出作为校正后的主数据C_MD。
图17图示出根据本发明构思的示例性实施例的纠错电路和ECC引擎。
在图17中，纠错电路500替换图4中的纠错电路400。ECC引擎560被置于半导体存储设备200a的外围区域PERI中。
参考图17，ECC引擎560包括奇偶校验生成器561和寄存器563。寄存器563存储复位数据位RDB。奇偶校验生成器561基于写数据WMD和复位数据位RDB来生成第一部分奇偶校验数据pNP1。
纠错电路500包括校验子生成电路505、解复用器525和条件性奇偶校验校正电路530。校验子生成电路505包括检查位生成器510、寄存器515和校验子生成器520。
解复用器525响应于模式信号MS向数据校正器470和条件性奇偶校验校正电路530之一提供校验子数据SDR。当模式信号MS指示读操作时，解复用器525向数据校正器470提供校验子数据SDR。当模式信号MS指示写操作时，解复用器525向条件性奇偶校验校正电路530提供校验子数据SDR。
在ECC引擎560生成第一部分奇偶校验数据pNP1时，校验子生成电路505对第一单元数据执行ECC解码以基于校验子数据SDR和第一单元数据的一部分来生成第二部分奇偶校验数据pOP。检查位生成器510基于读数据RMD来生成检查位CHB并且基于读数据RMD的一部分来生成第二部分奇偶校验数据pOP。寄存器515可以存储检查位CHB。校验子生成器520基于检查位CHB和从缓冲器414提供的旧奇偶校验数据OP来生成校验子数据SDR。
条件性奇偶校验校正电路530接收第一部分奇偶校验数据pNP1和第二部分奇偶校验数据pOP，并且基于数据掩码信号DM来有选择地修改第一奇偶校验数据NP1以生成第二奇偶校验数据NP2。可以基于第一部分奇偶校验数据pNP1和第二部分奇偶校验数据pOP来生成第一奇偶校验数据NP1。
条件性奇偶校验校正电路530包括奇偶校验控制器531、第一异或门532、第二异或门533以及多路复用器534。
第一异或门532在写操作期间对第一部分奇偶校验数据pNP1和第二部分奇偶校验数据pOP的对应的位执行异或以生成第一奇偶校验数据NP1。
第二异或门533在写操作或写模式期间对校验子数据SDR和第一奇偶校验数据NP1的对应的位执行异或。奇偶校验控制器531基于错误位的位置和主数据MD将被写入其中的存储位置来生成选择信号SS2。错误位的位置基于校验子数据SDR，并且存储位置基于数据掩码信号DM。多路复用器534响应于选择信号SS2来输出第一奇偶校验数据NP1和第二异或门533的输出之一作为第二奇偶校验数据NP2。
当错误位的位置与写数据WMD将被写入其中的存储位置相同时，奇偶校验控制器531生成选择信号SS2，使得多路复用器534输出第一奇偶校验数据NP1作为第二奇偶校验数据NP2。当错误位的位置不同于写数据WMD将被写入其中的存储位置时，奇偶校验控制器461生成选择信号SS2，使得多路复用器534输出第二异或门533的输出来作为第二奇偶校验数据NP2。
因此，当错误位的位置与写主数据WMD将被写入其中的存储位置相同时，第一奇偶校验数据NP1被维持。当错误位的位置不同于写主数据WMD将被写入其中的存储位置时，可以通过对第一奇偶校验数据NP1和校验子数据SDR执行的异或运算来修改第一奇偶校验数据NP1。
在第二奇偶校验数据NP2被生成并且被写入到存储单元阵列300的目标页中时，写数据WMD还被写入到存储单元阵列300的目标页中。
纠错电路500和ECC引擎560可以执行读-修改-写操作，其包括读取第一单元数据、校正错误位以及将主数据WMD写入在半导体存储设备200a的tCCD内。
如参考图3所描述的，可以对于存储体阵列310、320、330和340中的每一个来布置纠错电路500。ECC引擎560可以被安置在半导体存储设备200a的外围区域PERI中并且可以被纠错电路500共用。
图18是图示出根据本发明构思的示例性实施例的半导体存储设备的结构图。
参考图18，半导体存储设备600包括第一至第s半导体集成电路层LA1至LAs(s是等于或大于三的整数)，其中最低的第一半导体集成电路层LA1被假定为接口或控制芯片，并且其他半导体集成电路层LA2至LAs被假定为包括核心存储芯片的从芯片。第一至第s半导体集成电路层LA1至LAs可以通过硅通孔(TSV)在其间传送和接收信号。作为接口或控制芯片的最低的第一半导体集成电路层LA1可以通过形成在外部表面上的导电结构与外部存储控制器进行通信。将通过主要地使用作为接口或控制芯片的第一半导体集成电路层LA1或610并且使用作为从属芯片的第n半导体集成电路层LAs或620来关于半导体存储设备600的结构和操作而做出描述。
第一半导体集成电路层610可以包括用于驱动在第s半导体集成电路层620中提供的存储区域621的各种外围电路。例如，第一半导体集成电路层610可以包括用于驱动存储器的字线的行(X)-驱动器6101、用于驱动存储器的位线的列(Y)-驱动器6102、用于控制数据的输入/输出的数据输入/输出单元(Din/Dout)6103、用于从外边接收命令CMD并且缓冲命令CMD的命令缓冲器(CMD)6104、以及用于从外边接收地址并且缓冲地址的地址缓冲器(ADDR)6105。存储区域621可以包括其中如参考图3所描述的布置有多个存储单元的多个存储体阵列。
第一半导体集成电路层610可以另外包括控制逻辑(电路)6107。控制逻辑6107基于来自存储控制器的命令可以访问存储区域621并且可以生成用于访问存储区域621的控制信号。
第s半导体集成电路层620可以包括纠错电路622，其对将被存储在存储区域621中的数据执行ECC编码并且对从存储区域621读取的数据执行ECC解码。在实施例中，在写操作期间，纠错电路622从存储区域621中的目标页的多个子页的所选择的子页读取包括第一子单元数据、第二子单元数据和旧奇偶校验数据的第一单元数据，并且在通过对第一单元数据执行ECC解码来生成校验子数据时基于第一子单元数据和第二子单元数据之一以及将被写入到的子页中的主数据来生成第一奇偶校验数据。另外，当第一子单元数据包括至少一个错误位时，纠错电路622基于与主数据相关联的数据掩码信号使用校验子数据来有选择地修改第一奇偶校验数据。
第s半导体集成电路层620可以另外包括其中安置有ECC引擎的外围区域623。ECC引擎可以至少基于写数据来生成第一部分奇偶校验数据。
另外，三维(3D)存储器阵列被设于半导体存储设备600中。在具有在硅基板上安置有源区域和与那些存储单元的操作相关联的电路的存储单元的阵列的一个或多个物理层级中单片地形成3D存储器阵列——不管此类相关联的电路是在此类基板之上还是在其内。术语“单片”意指阵列的每个层级的层被直接地沉积在阵列的每个基础层级的层上。以下专利文献通过引用在本文被合并：US专利号7,679,133；8,553,466；8,654,587；8,559,235；以及US专利公开号2011/0233648，用来描述用于3D存储器阵列的适当的配置，其中三维存储器阵列被配置为多个层级，其中在层级之间共享字线和/或位线。
图19是图示出根据本发明构思的示例性实施例的、操作半导体存储设备的方法的流程图。
参考图2、图3和图13至图19，在操作包括存储单元阵列300和纠错电路400的半导体存储设备200a的方法中，半导体存储设备200a从外部存储控制器100接收命令CMD、地址ADDR、数据掩码信号DM以及主数据MD(S110)。纠错电路400从与地址ADDR相对应的存储位置读取与地址ADDR相对应的第一单元数据，并且基于读取的第一单元数据来生成校验子数据SDR(S120)。第一单元数据包括第一子单元数据、第二子单元数据和旧奇偶校验数据。纠错电路400基于第一子单元数据和第二子单元数据之一以及主数据MD来生成第一奇偶校验数据NP1(S130)。纠错电路400基于校验子数据SDR和数据掩码信号DM来有选择地修改第一奇偶校验数据NP1以生成第二奇偶校验数据NP2(S140)。
图20是图示出根据本发明构思的示例性实施例的、包括半导体存储设备的移动系统的框图。
参考图20，移动系统700包括应用处理器710、连接单元720、用户接口730、非易失性存储设备740、易失性存储设备750和电源760。
应用处理器710可以执行诸如web浏览器、游戏应用、视频播放机等等的应用。连接单元720可以执行与外部设备的有线或无线通信。例如，连接单元720可以包括使得单元能够无线地传送和接收数据的收发信机或者使得单元能够以有线方式通过网络交换数据的网卡。
易失性存储设备750可以存储由应用处理器710处理的数据或操作为工作存储器。易失性存储设备750可以采用图3的半导体存储设备200a。因此，易失性存储设备750可以包括有选择地修改奇偶校验数据的纠错电路。因此，易失性存储设备750可以在增强的性能的情况下进行操作。
非易失性存储设备740可以存储用于引导移动系统700的引导镜像。例如，引导镜像可以对应于移动系统700的操作系统。用户接口730可以包括诸如小键盘、触摸屏等等的至少一个输入设备和诸如扬声器、显示器设备等等的至少一个输出设备。电源760可以向移动系统700提供电源电压。
本发明构思的实施例或方面可以被应用于使用半导体存储设备的系统。对于本发明构思的示例实施例或方面可以被应用于诸如移动式电话、智能电话、个人数字助理(PDA)、便携式多媒体播放机(PMP)、数字照相机、录像摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统之类的系统或其他此类电子设备。
上文说明示例性实施例并且将不被解释为对其进行限制。尽管已经描述了一些示例性实施例，但那些本领域技术人员将容易地理解，在没有实质上背离本发明构思的情况下，在示例性实施例中许多修改是可能的。因此，所有此类修改意图被包括在本发明构思的范围内。

Claims (20)

1.一种半导体存储设备，包括：
存储单元阵列，包括多个存储体阵列；
控制逻辑电路，被配置为通过对来自外部存储控制器的命令进行解码来生成控制信号；以及
纠错电路，
其中，在半导体存储设备的写模式期间，控制逻辑电路被配置为控制纠错电路以：
从存储单元阵列中的目标页的多个子页中的所选择的子页读取第一单元数据，其中，第一单元数据包括第一子单元数据、第二子单元数据和旧奇偶校验数据；以及
在通过对第一单元数据执行纠错码(ECC)解码来生成校验子数据时，基于第一子单元数据和第二子单元数据之一以及将被写入子页中的主数据来生成第一奇偶校验数据，并且
其中，当第一子单元数据包括至少一个错误位时，纠错电路被配置为基于与主数据相关联的数据掩码信号来有选择地修改第一奇偶校验数据。
2.根据权利要求1所述的半导体存储设备，其中，当主数据将被写入到第一子单元数据被存储在其中的存储位置中时，
纠错电路被配置为维持第一奇偶校验数据，
纠错电路被配置为在半导体存储设备的列访问选通至列访问选通命令延迟时间内对第一单元数据执行读操作以校正错误位并且对主数据执行写操作。
3.根据权利要求1所述的半导体存储设备，其中，当主数据将被写入到第二子单元数据被存储在其中的存储位置中时，
纠错电路被配置为基于校验子数据来修改第一奇偶校验数据，
纠错电路被配置为在半导体存储设备的列访问选通至列访问选通命令延迟时间内对第一单元数据执行读操作以校正错误位并且对主数据执行写操作。
4.根据权利要求1所述的半导体存储设备，其中，纠错电路包括：
校验子生成电路，被配置为通过对第一单元数据执行ECC解码来生成校验子数据；
奇偶校验生成器，被配置为基于第一子单元数据和第二子单元数据之一以及主数据来生成第一奇偶校验数据；以及
条件性奇偶校验校正电路，被配置为接收校验子数据和第一奇偶校验数据，并且被配置为基于数据掩码信号有选择地修改第一奇偶校验数据以生成第二奇偶校验数据。
5.根据权利要求4所述的半导体存储设备，其中，校验子生成电路包括：
检查位生成器，被配置为基于第一子单元数据和第二子单元数据来生成检查位；以及
校验子生成器，被配置为基于检查位和旧奇偶校验数据来生成校验子数据。
6.根据权利要求4所述的半导体存储设备，其中，条件性奇偶校验校正电路包括：
异或门，被配置为在半导体存储设备的写模式期间对校验子数据和第一奇偶校验数据的对应的位执行异或；
奇偶校验控制器，被配置为基于错误位的位置和主数据将被写入其中的存储位置来生成选择信号，其中，错误位的位置基于校验子数据，并且存储位置基于数据掩码信号；以及
多路复用器，被配置为响应于选择信号来输出第一奇偶校验数据和异或门的输出之一作为第二奇偶校验数据。
7.根据权利要求6所述的半导体存储设备，其中，当错误位的位置与主数据将被写入其中的存储位置相同时，奇偶校验控制器被配置为生成选择信号，使得多路复用器输出第一奇偶校验数据作为第二奇偶校验数据。
8.根据权利要求6所述的半导体存储设备，其中，当错误位的位置不同于主数据将被写入其中的存储位置时，奇偶校验控制器被配置为生成选择信号，使得多路复用器输出异或门的输出作为第二奇偶校验数据。
9.根据权利要求6所述的半导体存储设备，其中，奇偶校验控制器包括：
解码器，被配置为对校验子数据和数据掩码信号进行解码以输出指示错误位的位置是否与主数据将被写入其中的存储位置相同的解码信号；以及
信号生成器，被配置为基于解码信号来生成选择信号。
10.根据权利要求1所述的半导体存储设备，进一步包括：
ECC引擎，被配置为至少基于主数据来生成第一部分奇偶校验数据，并且
其中，纠错电路被配置为还基于第一部分奇偶校验数据来有选择地确定是否修改第一奇偶校验数据。
11.根据权利要求10所述的半导体存储设备，其中，纠错电路包括：
校验子生成电路，被配置为通过对第一单元数据执行ECC解码来生成校验子数据并且被配置为基于第一单元数据的一部分来生成第二部分奇偶校验数据；以及
条件性奇偶校验校正电路，被配置为接收校验子数据、第一部分奇偶校验数据和第二部分奇偶校验数据，并且被配置为基于数据掩码信号有选择地修改第一奇偶校验数据以生成第二奇偶校验数据，
其中，基于第一部分奇偶校验数据和第二部分奇偶校验数据来生成第一奇偶校验数据。
12.根据权利要求11所述的半导体存储设备，其中，条件性奇偶校验校正电路包括：
第一异或门，被配置为对第一部分奇偶校验数据和第二部分奇偶校验数据的对应的位执行异或以生成第一奇偶校验数据；
第二异或门，被配置为在半导体存储设备的写模式期间对校验子数据和第一奇偶校验数据的对应的位执行异或；
奇偶校验控制器，被配置为基于错误位的位置和主数据将被写入其中的存储位置来生成选择信号，其中，错误位的位置基于校验子数据，并且存储位置基于数据掩码信号；以及
多路复用器，被配置为响应于选择信号来输出第一奇偶校验数据和第二异或门的输出之一作为第二奇偶校验数据。
13.根据权利要求10所述的半导体存储设备，其中，ECC引擎被安置在半导体存储设备的外围区域并且被纠错电路共用。
14.一种操作包括存储单元阵列和纠错电路的半导体存储设备的方法，该方法包括：
基于从与自外部存储控制器接收到的地址相对应的存储位置读取的第一单元数据来生成校验子数据，其中，第一单元数据包括第一子单元数据、第二子单元数据和旧奇偶校验数据；
基于第一子单元数据和第二子单元数据之一以及从存储控制器接收到的主数据来生成第一奇偶校验数据；以及
基于从存储控制器接收到的校验子数据和数据掩码信号来有选择地修改第一奇偶校验数据以生成第二奇偶校验数据。
15.根据权利要求14所述的方法，其中，存储单元阵列包括三维存储单元阵列，并且
多个存储体阵列中的每一个包括多个动态存储单元或多个电阻类型存储单元。
16.一种半导体存储设备，包括：
存储单元阵列，包括多个存储体阵列；
控制逻辑电路，被配置为从外部存储控制器接收写命令和主数据；以及
纠错电路，
其中，控制逻辑电路被配置为控制纠错电路从与包括第一数据部分、第二数据部分和先前奇偶校验数据的主数据相对应的存储体阵列之一读取数据，并且
其中，当第一数据部分包括至少一个位错误时，控制逻辑电路被配置为在主数据将被写入到第一数据部分位于其中的第一位置中时维持先前奇偶校验数据，并且在主数据将被写入到第二数据部分位于其中的第二位置中时使用校验子数据来修改先前奇偶校验数据。
17.根据权利要求16所述的半导体存储设备，其中，存储设备包括引脚来从存储控制器接收数据掩码信号，数据掩码信号指示主数据将被写入到第一位置还是第二位置中。
18.根据权利要求16所述的半导体存储设备，其中，纠错电路包括：
奇偶校验生成器；以及
校验子生成电路，
其中，在校验子生成电路对读数据执行ECC解码以生成校验子数据时，奇偶校验生成器基于第一数据部分和第二数据部分之一以及主数据来生成新奇偶校验数据。
19.根据权利要求16所述的半导体存储设备，其中，纠错电路包括：
ECC编码器；以及
ECC解码器，被配置为对读数据执行ECC解码，校正第一数据部分中的至少一个位错误并且向ECC编码器提供校正后的第一数据部分和第二数据部分。
20.根据权利要求19所述的半导体存储设备，其中，ECC编码器接收主数据和第二数据部分，并且对主数据和第二数据部分执行ECC编码以生成新奇偶校验数据以重写先前奇偶校验数据。
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