JPH0991165A - トレース型論理解析装置のトリガ方式 - Google Patents

Abstract

(57)【要約】 【課題】 複雑な条件によって成立する特殊な状態が発
生した場合にもトリガの生成が可能なようにすること。 【解決手段】 ディジタル回路を動作解析するトレース
型論理解析装置において、ローカルＣＰＵ５００と、そ
の動作を外部から設定／変更できるプログラマブル論理
素子（ＦＰＧＡ，ＬＣＡ等）を使用した条件一致検出回
路６０１と、プログラマブル論理素子に対するプログラ
ム・データの作成手段と、その内容をダイナミックに書
き換える手段等とにより、トリガ条件設定／検出回路を
構成して、複雑なトリガ条件にも柔軟に対応できるよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル回路の
実際の信号の動作をトレースし、それを画面表示して動
作解析を行うようなトレース型論理解析装置（ロジック
・アナライザ）のトリガ方式に関する。

【０００２】

【従来の技術】マイクロコンピュータを始めとして、論
理ＩＣを組み合わせて構成されるディジタル回路の動作
解析には、一般にロジック・アナライザと呼ばれている
トレース型の論理解析装置が用いられる。これは、ディ
ジタル回路内の多くの信号について、ある時刻における
それぞれの状態を“１”または“０”の２値の情報とし
て記憶する動作を、一定周期のクロックに同期して行っ
て内部の記憶媒体（メモリ）に蓄積して行き、後にこの
情報を取り出して動作解析に用いる装置である。この種
の装置では、内蔵メモリの容量の大小に応じて、トレー
スできるステップ数（何クロック分の情報が蓄積できる
か）が決定されている。

【０００３】図６は、現状の一般的なロジック・アナラ
イザの情報の記憶回路部分（基本回路構成）についての
概念図である。図６において、破線で囲った大きな範囲
は、機能的なブロックを示している。ブロック１００は
オペレータがトレースしたい条件を設定するためのトレ
ース条件設定ブロック、ブロック２００は被観測回路か
らデータを収集して、条件に応じて記憶ブロックにトレ
ース・データを格納するためのトレース・ブロック、ブ
ロック３００はメモリで構成される記憶ブロック、ブロ
ック４００は格納、記憶されたトレース・データを読み
出して、ＣＲＴ等に表示するための表示ブロックであ
る。

【０００４】ブロック１００において、１０１はオペレ
ータが実際にスイッチ操作等によってトレース条件を設
定するための条件設定回路、１０２はトリガを発生させ
るためのデータ状態を予め記憶しておくトリガ条件式設
定レジスタである。

【０００５】ブロック２００において、２０１は被観測
回路からの実際の観測データをクロックに同期してサン
プリング入力するためのデータ・サンプリング回路、２
０２は被観測回路または観測装置の内部から、サンプリ
ング・クロックを選択して入力するためのクロック・バ
ッファ回路、２０３は前記トリガ条件式設定レジスタ１
０２に設定されたトリガ条件式と、前記データ・サンプ
リング回路２０１でサンプリングされたデータの状態を
比較し、一致した場合にＭＡＴＣＨ信号（一致検出信
号）を出力するための条件一致検出回路、２０４はトレ
ースの設定諸条件と、ＭＡＴＣＨ信号と測定開始条件、
トレース・ポインタの状態から、トレース動作の開始／
停止を指定するＧＯ信号を生成するためのトリガ／トレ
ース制御回路、２０５は記憶回路（トレース・メモリ）
へのデータ格納アドレスを生成するためのトレース・ア
ドレス・カウンタ／ポインタ、２０６はトレース・メモ
リへのデータ書き込み信号であるＷＲ信号を生成する書
き込み制御回路である。

【０００６】ブロック３００において、３０１は記憶回
路（トレース・メモリ）そのものである。

【０００７】ブロック４００において、４０１は記憶さ
れたトレース・データを読み出す際のタイミングを制御
するための読み出し制御回路、４０２はトリガの掛かっ
た時点のトレース・アドレス・ポインタの値を記憶する
ためのトリガ・アドレス・ラッチ回路、４０３はトレー
ス位置の設定状態等により、実際にトレース・データを
読み出す際のアドレスを生成するための読み出しアドレ
ス生成回路、４０４は記憶回路から読み出したトレース
・データをＣＲＴ装置等に表示するための表示回路であ
る。

【０００８】従来のロジック・アナライザは、トレース
の起点を装置に指示するためのトリガ信号を生成する条
件について、サンプルされるデータの論理状態のＡＮＤ
ないしＯＲの条件式だけで設定する方式が一般的であ
る。

【０００９】即ち、図６におけるトリガ条件式設定レジ
スタ１０２にＡＮＤ／ＯＲの条件式で設定された条件
と、データ・サンプリング回路２０１でサンプリングさ
れた実際の回路の状態データが一致し、条件一致検出回
路２０３からＭＡＴＣＨ信号が出力されると、これがト
レースに関するトリガ・ポイントとなっていた。

【００１０】

【発明が解決しようとする課題】上述したように、従来
のロジック・アナライザは、トレースの起点を装置に指
示するためのトリガ信号を生成する条件について、サン
プルされるデータの論理状態のＡＮＤないしＯＲの条件
式だけで設定する方式が一般的であった。

【００１１】図６におけるトレース条件設定ブロック１
００（特に、条件設定回路１０１）は、通常、ロジック
・アナライザ装置内部のローカルＣＰＵ（マイクロプロ
セッサ）によって制御される、マンマシン・インタフェ
ース回路によって実現されている。また、トリガ条件式
設定レジスタ１０２と条件一致検出回路２０３は、一般
的にハード・ワイアード・ロジックで実現されている。
この様子を図７を参照しながら詳しく説明する。

【００１２】図７において、１０１，１０２，２０１，
２０３は図６と同等であり、それぞれ条件設定回路、ト
リガ条件式設定レジスタ回路、データ・サンプリング回
路、条件一致検出回路である。５００は図６には示して
いないが、本装置全体をプログラム制御するためのロー
カルＣＰＵ機能である。５００ａはローカルＣＰＵの内
部バスを示している。

【００１３】また、同図において、１０１１はオペレー
タに対して条件設定時の表示を行うＣＲＴ装置等の表示
手段、１０１２はオペレータが条件設定の入力操作を行
うためのキーボード等の入力手段、１０１３はローカル
ＣＰＵ機能の制御により、オペレータとの間の表示／入
力手段を駆動し、データの入出力を行うためのマンマシ
ン・インタフェースである。この部分の機能は、インタ
フェースのハードウェア及びその制御のためのソフトウ
ェアを含めて表現している。

【００１４】１０２１はトリガ条件の内のＡＮＤ条件を
記憶させるための複数個のＡＮＤ条件レジスタ、１０２
２はトリガ条件の内のＯＲ条件を記憶させるためのＯＲ
条件レジスタである。ＡＮＤ条件レジスタ１０２１は、
装置の取り込める観測データのビット幅を持つのが普通
である。ＯＲ条件レジスタ１０２２については、ＡＮＤ
条件レジスタ１０２１の数に等しいビット幅が与えられ
るのが普通である。

【００１５】２０３１はサンプリングされた被観測デー
タの状態と各ＡＮＤ条件レジスタ１０２１の状態との比
較を行うための複数個のコンパレータであり、それぞれ
の出力信号２０３１ａ，２０３１ｂ，…はそれぞれのコ
ンパレータの一致検出信号である。このコンパレータの
ビット幅は、装置の取り込める観測データのビット幅を
持つのが普通である。また、コンパレータの数は、ＡＮ
Ｄ条件レジスタ１０２１の数に等しい。

【００１６】２０３２はＯＲ条件レジスタ１０２２の設
定条件に従って、それぞれのコンパレータ回路の一致信
号の内、必要とされる条件だけを抽出するためのゲート
回路、２０３３はこのゲート回路２０３２で抽出された
条件のＯＲ回路である。ＯＲ回路２０３３の出力信号２
０３３ａが図６におけるＭＡＴＣＨ信号である。

【００１７】図７に示す従来のロジック・アナライザの
トリガ条件設定／検出回路の構成例では、トリガ条件式
設定レジスタ１０２と条件一致検出回路２０３がハード
・ワイアード・ロジックによる回路で構成されているこ
とから、トリガ条件として設定できる条件には、必然的
に限界が存在している。

【００１８】即ち、装置の取り得る最大のＡＮＤ条件の
項数は、データ・サンプリング回路２０１の入力回路数
（チャンネル数）によって決まり、コンパレータやＡＮ
Ｄ条件レジスタのビット幅がこれに相当している。ま
た、装置の取り得る最大のＯＲ条件の項数は、コンパレ
ータとＡＮＤ条件レジスタのペアの数に相当する。通常
のロジック・アナライザのチャンネル数は１６〜３２、
取り得るＯＲ項の数は４〜８程度である。

【００１９】このように、従来のロジック・アナライザ
においては、トリガ条件として設定できる項目数が比較
的小さく、その条件式の生成に関しては制限が加わるた
め、自由度が低く、複雑な条件によって成立する特殊な
状態が発生したような場合に対するトリガの生成が不可
能であった。

【００２０】例えば、最近のマイクロプロセッサ装置に
多くみられるような、アドレスとコマンドそしてデータ
が時分割して同一の信号線を使用するような高速なマル
チプレックス・バスのような場合において、「まず、ア
ドレス・フェーズ時点でアドレスとコマンドの状態をサ
ンプリングして、出力されたアドレスとコマンド内容を
判断し、それが目的のデバイスを選択していて、更にリ
ード処理であり、かつその後に続くデータ・フェーズに
おいて、選択されたデバイスから出力されるデータがＸ
ＸあるいはＹＹという値であった場合に限ってトリガを
掛けたい」というような場合、そのマイクロコンピュー
タ・バスを全ビットにわたってプロービングできるよう
なチャンネル数があったとしても、これを従来のロジッ
ク・アナライザのトリガ回路でトリガすることは不可能
であった。

【００２１】そこで本発明は、上記課題を解決し、複雑
なトリガ条件にも追従でき、それによって明確な論理解
析が期待できるトレース型論理解析装置のトリガ方式を
提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、ディジタル回
路を動作解析するトレース型論理解析装置において、ロ
ーカルＣＰＵと、その動作を外部から設定／変更できる
プログラマブル論理素子を使用した条件一致検出回路
と、プログラマブル論理素子に対するプログラム・デー
タの作成手段と、その内容をダイナミックに書き換える
手段等とにより、複雑なトリガ条件にも柔軟に対応でき
るトリガ条件設定／検出回路を構成したことを特徴とす
る。

【００２３】また、本発明は、ローカルＣＰＵとその動
作を外部から設定／変更できるプログラマブル論理素子
を使用してトレース型論理解析装置のトリガ条件検出回
路を構成し、更に外部記憶部分にフロッピ・ディスク装
置やメモリ・カード等のインタフェースを設けて、これ
を記憶媒体とすることにより、標準的かつ半固定的なト
リガ条件を、何種類ものデータのパッケージとして予め
用意することを可能にしたことを特徴とする。

【００２４】

【発明の実施の形態】図１に本発明によるトレース型論
理解析装置のトリガ条件設定／検出回路の一実施形態
（基本構成）を示す。

【００２５】図１において、１０１，２０１，５００は
図７と同等であり、それぞれ条件設定回路、観測データ
入力回路（データ・サンプリング回路）、ローカルＣＰ
Ｕ機能である。５００ａはローカルＣＰＵの内部バスを
示している。

【００２６】１０１１はオペレータに対して条件設定時
の表示を行うＣＲＴ装置等の表示手段、１０１２はオペ
レータが条件設定の入力操作を行うためのキーボード等
の入力手段、１０１３はローカルＣＰＵ機能の制御によ
り、オペレータとの間の表示／入力手段を駆動し、デー
タの入出力を行うためのマンマシン・インタフェースで
ある。この部分の機能は、インタフェースのハードウェ
ア及びその制御のためのソフトウェアを含めて表現して
いる。

【００２７】６００はトリガ条件設定／検出回路の全体
出ある。この部分は、図７に示す従来装置においては、
トリガ条件式設定レジスタ１０２群と条件一致検出回路
２０３を合わせた機能に相当する。

【００２８】６０１はプログラマブル論理アレイ素子
（ＦＰＧＡ：Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ
Ｇａｔｅ ＡｒｒａｙやＬＣＡ：Ｌｏｇｉｃ Ｃｅｌｌ
Ａｒｒａｙ等で、以後代表してＦＰＧＡと呼ぶ。）を
使用したトリガ条件一致検出回路、６０１ａはトリガ条
件が一致した場合にアクティブになるＭＡＴＣＨ信号で
ある。６０２はこのＦＰＧＡ用のトリガ回路条件の書き
込みデータを保持し、供給するためのトリガ回路データ
設定レジスタ、６０３はこのレジスタ６０２へのデータ
の書き込みと読み出し、プログラマブル論理アレイ素子
６０１へのデータの書き込み等を制御するトリガ回路デ
ータ制御回路である。

【００２９】７００はオペレータとの間のマンマシン・
インタフェース機能と連携をとり、論理回路図や論理式
を用いて入力されたトリガ回路の設定条件を論理合成し
た上、ＦＰＧＡ用のトリガ回路書き込み（設定）用のデ
ータに変換するための「論理合成／ＦＰＧＡデータ変換
機能」部分である。この部分は、装置内部のＲＯＭ（Ｒ
ｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等に記憶されたデー
タ処理プログラムによって実現される。

【００３０】上記構成の回路の動作は、次の通りであ
る。全体の管理、データ処理、制御等はローカルＣＰＵ
５００が行う。まず、オペレータは、論理回路図や論理
式を用いてトリガ回路の論理構成を設定する。これは、
条件設定回路１０１のトリガ条件設定機能によって装置
に入力される。ローカルＣＰＵ５００は、「論理合成／
ＦＰＧＡデータ変換機能」部分７００に従って、論理回
路図や論理式によって与えられたトリガ回路の構成条件
を論理合成した上、ＦＰＧＡ用のトリガ回路書き込み
（設定）用のデータに変換する。

【００３１】ローカルＣＰＵ５００は、生成したＦＰＧ
Ａ用のトリガ回路書き込みデータを、トリガ回路データ
設定レジスタ６０２に格納した後、トリガ回路データ制
御回路６０３を起動して、ＦＰＧＡに対する回路データ
の書き込みを行う。ＦＰＧＡは、トリガ回路データの書
き込みが終了した後、トリガ条件一致検出回路６０１と
して動作し、入力される観測データを監視しつつ、条件
が一致した場合にＭＡＴＣＨ信号を出力する。

【００３２】図２にトリガ条件設定／選択回路部の具体
例を示す。図２において、２０１，５００，６００，６
０１，６０２，６０３の各部は、図１と同等であり、そ
れぞれ観測データ入力回路（データ・サンプリング回
路）、ローカルＣＰＵ機能、トリガ条件設定／選択回路
の全体、プログラマブル論理アレイ素子（ＦＰＧＡ等）
を使用したトリガ条件一致検出回路、トリガ回路データ
設定レジスタ、トリガ回路データ制御回路である。

【００３３】同図において、トリガ回路データ設定レジ
スタ６０２内の６０２１は書き込みポートと読み出しポ
ートを別々に持ったＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉ
ｒｓｔ Ｏｕｔ：先入れ先出し）メモリ回路、６０２２
はＰ／Ｓ（Ｐａｒａｌｌｅｌ−Ｓｅｒｉａｌ）変換回路
である。

【００３４】５００ａはローカルＣＰＵ５００のアドレ
ス／データ・バス、５００ｂはデータ書き込み制御用の
ＷＲ信号である。

【００３５】６０３ａはＦＩＦＯメモリ６０２１へのデ
ータ書き込み信号（ＦＩＮ）、６０３ｂはＦＩＦＯメモ
リ６０２１へのチップ・セレクト信号（ＭＳＥＬ）、６
０３ｃはＦＩＦＯメモリ６０２１からのデータ読み出し
信号（ＦＯＵＴ）、６０３ｄはＰ／Ｓ変換回路６０２２
へのパラレル・データのロード信号（ＬＤ）、６０３ｅ
はＰ／Ｓ変換回路６０２２からのシリアル・データの読
み出しパルス（ＳＯＵＴ）、６０３ｆはＦＰＧＡチップ
へのリセット信号（ＲＥＳＥＴ）、６０３ｇはローカル
ＣＰＵ５００に対するレディ信号（ＲＤＹ）、６０１ａ
はトリガ条件の一致を示すＭＡＴＣＨ信号、６０１ｂは
ＦＰＧＡのコンフィギュレーション期間を示すＤＣ信
号、６０１ｃはＦＰＧＡチップへのシリアル・データの
書き込みクロック（ＳＣＬＫ）である。

【００３６】また、６０２１ａはＦＩＦＯメモリ６０２
１からＰ／Ｓ変換回路６０２２に与えられるパラレル・
データ、６０２２ａはＰ／Ｓ変換回路６０２２からＦＰ
ＧＡチップに与えられるシリアル・データである。

【００３７】次に、上記具体例の動作の一例を図３のタ
イム・チャートを参照しながら説明する。図３におい
て、左端の各信号名は上述の通りであり、アドレス／デ
ータ以外の制御信号は全てＬレベルでアクティブとなる
負論理信号であるとする。

【００３８】まず、この回路の動作は、大きく三つの動
作フェーズに分けられる。図３の下部に示してあるよう
に、「ＦＩＦＯ書き込みフェーズ」「ＦＩＦＯ読み出し
／ＦＰＧＡコンフィギュレーション・フェーズ」「観測
動作フェーズ」である。

【００３９】「ＦＩＦＯ書き込みフェーズ」では、ロー
カルＣＰＵ５００がＦＰＧＡのプログラムに必要なデー
タをパラレル・データとしてＦＩＦＯメモリ６０２１に
格納する。図３のＴ１で示す範囲で、ＣＰＵはアドレス
とデータを整えてＷＲ信号をアクティブにする。トリガ
回路データ制御回路６０３は、ＦＩＦＯメモリ６０２１
に対してセレクト信号（ＭＳＥＬ）６０３ｂをアクティ
ブにするとともに、各データ毎にＦＩＦＯメモリ６０２
１に対する書き込み信号（ＦＩＮ）６０３ａをアクティ
ブにする。また、同回路６０３は、ＣＰＵに対してＲＤ
Ｙ信号をアクティブにしてＣＰＵの書き込み処理の完了
を知らせる。

【００４０】ＦＰＧＡのプログラム・データを全てＦＩ
ＦＯメモリ６０２１に書き込んだ後、Ｔ２の範囲で、Ｃ
ＰＵは、トリガ回路データ制御回路６０３に対する書き
込み処理によってこれを知らせる。これを受けて、同制
御回路６０３は、ＦＰＧＡをコンフィギュレーション・
モードにするためにＲＥＳＥＴ信号を生成する。

【００４１】このＲＥＳＥＴ信号のアサートによりＦＰ
ＧＡはコンフィギュレーション・モードとなり、ＦＰＧ
Ａはこのモードに入ったことを知らせるＤＣ信号をアサ
ートする。トリガ回路データ制御回路６０３は、この信
号がアサートされている間、「ＦＩＦＯ読み出し／ＦＰ
ＧＡコンフィギュレーション・フェーズ」の処理を行
う。

【００４２】「ＦＩＦＯ読み出し／ＦＰＧＡコンフィギ
ュレーション・フェーズ」では、ＦＰＧＡが自らプログ
ラム・データ（シリアル・データ）を読み込むためのタ
イミング信号として、ＳＣＬＫ信号を供給する。

【００４３】トリガ回路データ制御回路６０３は、この
フェーズに入ると、まずＦＩＦＯメモリ６０２１のセレ
クト信号（ＭＳＥＬ）をアクティブにし、ＳＣＬＫ信号
がＬレベルである間にＦＩＦＯメモリ６０２１からデー
タを出力させるためにＦＯＵＴ信号をアクティブにす
る。

【００４４】ＦＩＦＯメモリ６０２１からのデータＦＯ
ＤＡＴＡが確定するのを待って、トリガ回路データ制御
回路６０３はこれをＰ／Ｓ変換回路６０２２に書き込む
ためにロード信号（ＬＤ）をアクティブにする。これに
よって、Ｐ／Ｓ変換回路６０２２にパラレル・データが
セットされる。図３のＴ３の部分がこれに相当する。

【００４５】トリガ回路データ制御回路６０３は、ＦＰ
ＧＡの出力するＳＣＬＫ信号に同期させて、Ｐ／Ｓ変換
回路６０２２からのシリアル・データの出力制御信号
（ＳＯＵＴ）をアクティブにする。これにより、Ｐ／Ｓ
変換回路６０２２からのシリアル・データの出力ＳＤＡ
ＴＡがＦＰＧＡに与えられて読み込まれる。このシリア
ル・データの読み出しとＦＰＧＡへの供給は、Ｐ／Ｓ変
換回路６０２２の扱うパラレル・データのビット幅の回
数、繰り返される。Ｔ４の部分がこれに相当する。

【００４６】Ｐ／Ｓ変換回路６０２２に格納されたパラ
レル・データの吐き出しが終わると、トリガ回路データ
制御回路６０３は、次のパラレル・データをＰ／Ｓ変換
回路６０２２供給するため、Ｔ３の範囲の処理を行い、
その後、Ｔ４の範囲の処理によって新しいデータがＳＣ
ＬＫ信号に従ってシリアル変換されて、ＦＰＧＡに与え
られる。

【００４７】このように、ＦＩＦＯメモリ６０２１に格
納されたＦＰＧＡの設定のための全てのデータの変換と
ＦＰＧＡへの書き込みが終了するまでこの動作が繰り返
される。

【００４８】ＦＰＧＡデータの全ての設定が終了する
と、ＦＰＧＡはコンフィギュレーション・モードの終了
を知らせるためにＤＣ信号をネゲートする。これを受け
て、トリガ回路データ制御回路６０３は、リセット信号
（ＲＥＳＥＴ）と、ＦＩＦＯメモリ６０２１のセレクト
信号（ＭＳＥＬ）をネゲートする。これで「ＦＩＦＯ読
み出し／ＦＰＧＡコンフィギュレーション・フェーズ」
が終了する。

【００４９】「観測動作フェーズ」は、実際のロジック
・アナライザの観測動作であり、ＦＰＧＡはプログラム
されたトリガ条件が成立すると（範囲Ｔ５）、ＭＡＴＣ
Ｈ信号アクティブにして、後段のトレース回路にこれを
通知する。

【００５０】以上が図２に示したトリガ条件設定／検出
回路の動作例である。

【００５１】次に、先述の現在の技術における問題点に
おいて例を取った複雑なトリガ条件について考えてみ
る。例に取ったトリガ条件は、アドレスとコマンドそし
てデータが時分割して同一の信号線を使用するような高
速なマルチプレックス・バスにおいて、まず、アドレス
・フェーズ時点でアドレスとコマンドの状態をサンプリ
ングして、出力されたアドレスとコマンド内容を判断
し、それが目的のデバイスを選択していて、更にリード
処理であり、かつその後に続くデータ・フェーズにおい
て、選択されたデバイスから出力されるデータがＸＸあ
るいはＹＹという値であった場合に限ってトリガを発生
させるというものであったが、これを実現するためのト
リガ回路は、図４に示すようなものになる。

【００５２】図４において、３００１はラッチ・タイミ
ング生成回路、３００２はコマンド・ラッチ回路、３０
０３はコンパレータ、３００４はＯＲ回路、３００５は
ＡＮＤ回路であり、このＡＮＤ回路の出力がＭＡＴＣＨ
信号となる。

【００５３】図４に示すようなトリガ回路の実現は、ト
リガ回路が固定化されたＡＮＤ／ＯＲ回路しか持たない
従来のロジック・アナライザ装置では全く実現すること
は不可能であるが、本発明によるトリガ回路において
は、ＦＰＧＡに対するプログラミングによってこれに柔
軟に対応することができる。特に、規模の大きなＦＰＧ
ＡまたはＬＣＡをトリガ回路内に使用し、これらに対し
てダイナミックに条件を生成してプログラミング設定
（書き込み）する手段を設ければ、実現可能なトリガ生
成回路の許容範囲は大幅に拡大する。

【００５４】また、図５に示すように、本発明によるト
リガ条件設定／検出回路の外部に、トリガ設定条件を吐
き出して記憶しておき、別の時点あるいは別処理の後に
再度これを読み込んで利用できるような外部記憶手段
（ディスク装置やＣＤＲＯＭ装置）８００等を設けれ
ば、ロジック・アナライザとしての活用度が大幅に広が
る。

【００５５】更に、この外部記憶部分にフロッピ・ディ
スク装置やメモリ・カード等のインタフェースを設けれ
ば、これを記憶媒体９００に、予め予測される複雑なト
リガ条件（例えば、上記のような複雑なバス動作の解析
条件等）を作成して記憶し、これを半固定的な条件設定
データとしてパッケージ化して何種類も用意しておくこ
とが可能となるので、ロジック・アナライザの製品価値
や利用範囲を大幅に高められる。

【００５６】

【発明の効果】以上のように本発明によれば、搭載する
プログラマブル論理アレイ素子（ＦＰＧＡ，ＬＣＡ等）
の規模によってその能力に限界はあるものの、数千〜数
万ゲートの論理回路を設定できるようになり、従来に比
べて格段に複雑化されたトリガ条件についてもそれに追
従することができるようになる。特に、フリップ・フロ
ップ回路の自由な配置により、任意の信号の任意の別信
号によるサンプリングやシーケンシャル条件の設定が可
能となり、複雑動作する被試験装置の解析に大きく貢献
できるようになる。また、ローカルＣＰＵとその動作を
外部から設定／変更できるプログラマブル論理素子を使
用してトレース型の論理解析装置（ロジック・アナライ
ザ）のトリガ条件検出回路を構成することにより、複雑
な設定条件であっても、一度設定した条件を何種類も外
部に記憶しておいて再利用することや、標準バスの解析
のような場合のためには、複雑ではあるが標準化された
半固定的なトリガ条件を、何種類ものデータのパッケー
ジとして予め用意することもできるようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すトリガ条件設定／検
出回路（基本構成）の概念図。

【図２】トリガ条件設定／検出回路の具体例を示すブロ
ック回路図。

【図３】具体例（トリガ条件設定／検出回路）の動作例
を示すタイム・チャート。

【図４】本発明によるトリガ条件設定／検出機能で実現
可能な複雑なトリガ条件回路の一例。

【図５】トリガ条件設定／検出回路に外部記憶装置を付
加した場合（拡張例）を示すブロック回路図。

【図６】従来のロジック・アナライザの基本回路構成
図。

【図７】従来のロジック・アナライザのトリガ条件設定
／検出回路の構成例を示すブロック回路図。

【符号の説明】

１０１…条件設定回路 １０１１…表示手段 １０１２…入力手段 １０１３…マンマシン・インタフェース ２０１…観測データ入力回路 ５００…ローカルＣＰＵ ６０１…条件一致検出回路 ６０２…トリガ回路データ設定レジスタ ６０３…トリガ回路データ制御回路 ７００…論理合成ＦＰＧＡデータ変換機能 ８００…外部記憶装置

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ディジタル回路を動作解析するトレース
   型論理解析装置において、ローカルＣＰＵと、その動作
   を外部から設定／変更できるプログラマブル論理素子を
   使用した条件一致検出回路と、プログラマブル論理素子
   に対するプログラム・データの作成手段と、その内容を
   ダイナミックに書き換える手段等とにより、複雑なトリ
   ガ条件にも柔軟に対応できるトリガ条件設定／検出回路
   を構成したことを特徴とするトレース型論理解析装置の
   トリガ方式。
2. 【請求項２】 ローカルＣＰＵとその動作を外部から設
   定／変更できるプログラマブル論理素子を使用してトレ
   ース型論理解析装置のトリガ条件検出回路を構成し、更
   に外部記憶部分にフロッピ・ディスク装置やメモリ・カ
   ード等のインタフェースを設けて、これを記憶媒体とす
   ることにより、標準的かつ半固定的なトリガ条件を、何
   種類ものデータのパッケージとして予め用意することを
   可能にしたことを特徴とするトレース型論理解析装置の
   トリガ方式。