JP2000115291A - シーケンシャルトリガ判定回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模やソフトウェア規模を増やすことな
く、期待しているトリガ要因のシーケンスを検出できる
シーケンシャルトリガ判定回路を提供する。 【解決手段】 トリガ要因ラッチ回路１２はトリガ要因
ＩＴＲＧ０〜７をラッチする。メモリ１３の上位アドレ
スには初め固定値ｘ“００”を与え、下位アドレスには
トリガ要因ＩＴＲＧ０〜７を与える。各試行回数に対応
するアドレスの内容は次の試行回数に与える上位アドレ
スとし、最後のトリガ要因についてはシーケンス終了を
示す既定値とする。出力データラッチ回路１４はメモリ
１３の出力を次の試行回数の上位アドレスとしてラッチ
する。この上位アドレスをもとに、チャネル選択回路１
５はトリガ信号を発生させるチャネルを選択し、シーケ
ンス終了検出回路１６はシーケンス終了を検出する。出
力回路１７はシーケンス終了トリガＴＲＧ０〜７の中か
らシーケンス終了時に選択されたチャネルのものを発生
させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ランダムに発生す
る複数のトリガ要因が予め設定された順序で発生してい
るか否かの判定を行うシーケンシャルトリガ判定回路に
関するものであって、通信回線上のプロトコル解析を行
うプロトコルアナライザなどに好適なシーケンシャルト
リガ判定回路に関する。

【０００２】

【従来の技術】図９は従来の技術によるシーケンシャル
トリガ判定回路の構成を示すブロック図である。同図に
おいて、トリガ判定回路１は複数の入力信号２，…，２
を一定時間間隔で取り込み、取り込んだこれら入力信号
２に基づいてトリガ要因が存在するかどうかを調べる。
ここで言うトリガ要因としては、シーケンシャルトリガ
判定回路が適用される分野や各装置に応じて様々なもの
が考えられるが、例えば上述したプロトコルアナライザ
の場合で言うならば、任意長の文字列，フレーム識別信
号といった所定長のビット列，パリティエラー，タイム
アウト，フラグのオンオフ，操作パネルに設けられたキ
ーの押下といった事象が一例として挙げられる。

【０００３】トリガ要因は複数存在していることから、
トリガ判定回路１のリードポート３には個々のトリガ要
因が検出されたことを示すビットがトリガ要因毎にそれ
ぞれ設けられている。トリガ要因が検出された場合、ト
リガ判定回路１は検出されたトリガ要因に対応するリー
ドポート３上の該当ビットに割り込み要因を設定したの
ち、ＣＰＵ（中央処理装置）４に対して割り込み信号５
を送出する。ＣＰＵ４はこの割り込み信号５を受けて割
り込み処理を開始させ、リードポート３から割込要因６
を取り込み、トリガ判定回路１が検出したトリガ要因を
特定してこれを内部に蓄積させてゆく。また、ＣＰＵ４
は蓄積されているトリガ要因に基づき、一連のシーケン
スが正常に終了した場合など、複数のトリガ要因が予め
決められた順序で正しく発生しているかどうかを判定す
る。

【０００４】トリガ要因が所定のシーケンスで発生して
いると判定されたならば、ＣＰＵ４は検出されたシーケ
ンスの種類を特定する。ここで、ある特定のシーケンス
が検出された場合には、トリガ出力回路７に設けられた
チャネル（図中の“ＣＨ”）＃１〜チャネル＃Ｎの何れ
かにシーケンス終了トリガ８が出力される。そこで、Ｃ
ＰＵ４は検出されたシーケンスの種類からシーケンス終
了トリガ７を出力すべきチャネルを決定して、当該チャ
ネルを示すデータを検出信号９としてトリガ出力回路７
へ送出したのちに割り込み処理を終了させる。一方、ト
リガ出力回路７はＣＰＵ４から送られた検出信号９で指
定されるチャネルからシーケンス終了トリガ８を出力す
る。シーケンシャルトリガ判定回路の後続の回路（図示
省略）は、シーケンス終了トリガ８が出力されたチャネ
ルに応じて種々の処理を行う。

【０００５】

【発明が解決しようとする課題】以上のように、従来の
シーケンシャルトリガ判定回路では、一連のトリガ要因
が決められたシーケンスで発生したかどうかの判定をＣ
ＰＵが割り込み処理を用いてソフトウェア的に行ってい
る。しかしながら、例えば上述したプロトコルアナライ
ザではＣＰＵがトリガ判定処理だけを行えば良いわけで
はないため、トリガ判定処理に専念するとそれ以外の処
理を遅らせてしまうことになる。また、トリガ判定処理
に優先させてリアルタイムに行う必要のある処理もある
ため、こうした処理とトリガ判定処理が競合してしまう
と、たとえ割り込みを用いていたとしてもＣＰＵがトリ
ガ判定処理を行えない事態も生じうる。結局、トリガ判
定処理をＣＰＵに行わせるのは、ＣＰＵの負担を徒に増
大させるだけでなく、トリガ判定処理を実現するための
プログラムが必要となるため、ソフトウェア規模が大き
くなって好ましくない。

【０００６】一方、元から存在するＣＰＵ以外にトリガ
判定処理を専用に行うためのＣＰＵを設けることも考え
られなくはない。しかしながら、ＣＰＵを２個設ける構
成にするとどうしても回路規模が大きくなってしまうた
め、こうした方式を採用することは現実的な解決策とは
言えない。本発明は上記の点に鑑みてなされたものであ
って、その目的は、回路規模やソフトウェア規模を増大
させることなく、一連のトリガ要因が発生したかどうか
を判定することができるシーケンシャルトリガ判定回路
を提供することにある。

【０００７】

【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、順次発生するトリガ要因
が予め決められた第１〜第ｎのトリガ要因であるか否か
を判定するシーケンシャルトリガ判定回路において、前
記第１〜第ｎのトリガ要因を示す第１〜第ｎのデータが
アドレスの一部に含まれた第１〜第ｎのアドレスに対
し、予め所定のデータを記憶させた手段であって、前記
第ｎのアドレスには前記第１〜第ｎのトリガ要因の発生
を意味する所定値を記憶し、前記第１〜第（ｎ−１）の
アドレスには前記第２〜第ｎのアドレスからそれぞれ前
記第２〜第ｎのデータを除いたデータを記憶する記憶手
段と、前記トリガ要因が発生する度に前記記憶手段から
データを読み出し、該読み出しデータと該トリガ要因の
次に発生するトリガ要因を示すデータとを連結したアド
レスを前記記憶手段に供給する制御手段と、前記読み出
しデータが前記所定値であるかどうかを判定して前記第
１〜第ｎのトリガ要因の発生を検出する検出手段とを具
備することを特徴としている。

【０００８】また、請求項２記載の発明は、請求項１記
載の発明において、前記記憶手段は、前記第ｎのアドレ
スに格納されているデータと前記第１のデータを連結し
たアドレスに、前記第１のアドレスに格納されているの
と同じデータを記憶していることを特徴としている。ま
た、請求項３記載の発明は、請求項１又は２記載の発明
において、前記第１〜第ｎのトリガ要因の発生を示す終
了トリガを複数のチャネルのうちの何れかに出力するシ
ーケンシャルトリガ判定回路であって、前記所定値に
は、前記終了トリガを出力するチャネルを指定する選択
データが含まれており、前記検出手段は、前記選択デー
タに相当する部分以外について、前記記憶手段から読み
出されるデータと前記所定値が一致するかどうかを判定
し、前記第１〜第ｎのトリガ要因の発生が検出されたこ
とを条件に、前記選択データで指定されているチャネル
に前記終了トリガを出力する手段をさらに有することを
特徴としている。

【０００９】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明する。図１は、本実施形態による
シーケンシャルトリガ判定回路の構成を示すブロック図
である。同図において、ＣＰＵ１０はシーケンシャルト
リガ判定回路の外部に設けられており、上述したプロト
コルアナライザなどの全体動作を制御するために元々存
在するものである。ＣＰＵインタフェース回路１１は、
ＣＰＵ１０とシーケンシャルトリガ判定回路内の各部と
の間で信号を授受するための回路である。

【００１０】トリガ要因ラッチ回路１２は、フリーラン
のクロックＴＲＧＣＬＫの立ち上がりタイミングで８本
のトリガ要因ＩＴＲＧ０〜７を取り込んでこれらを内部
に保持する。各トリガ要因ＩＴＲＧ０〜７はクロックＴ
ＲＧＣＬＫに同期して発生するものであって、トリガ要
因が存在する場合に“１”となり，トリガ要因が存在し
ない場合は“０”となる。これらのトリガ要因ＩＴＲＧ
０〜７は複数のトリガ要因が同時に発生することもあ
る。なお、以下の説明ではトリガ要因ＩＴＲＧ０〜７を
８ビットのデータと見なしてこれを１６進数で表現する
ことにする。

【００１１】メモリ１３はトリガ条件比較用のメモリで
あって、アドレスバスの幅が１６ビット，データバスの
幅が８ビットで構成された６４キロバイトの容量を持つ
メモリである。また、出力データラッチ回路１４はクロ
ックＴＲＧＣＬＫの立ち下がりタイミングでメモリ１３
のデータ端子から出力される８ビットのデータを取り込
んでこれを内部に保持する。メモリ１３に与えられる１
６ビット幅のアドレスは論理的に上位８ビット及び下位
８ビットに分けられる。下位８ビットには、トリガ要因
ラッチ回路１２から出力される８本のトリガ要因，ＣＰ
Ｕインタフェース回路１１から出力されるアドレス信号
のうちの何れかが供給される。一方、上位８ビットに
は、出力データラッチ回路１４から出力されるデータ，
ＣＰＵインタフェース回路１１から出力されるアドレス
信号のうちの何れかが供給される。

【００１２】メモリ１３の内容はＣＰＵインタフェース
回路１１を介してＣＰＵ１０が予め設定する。ここで、
図２を参照してメモリ１３の内容を設定してゆく手順に
ついて説明する。なお、本実施形態ではメモリ１３上に
設定される内容をトリガシーケンス条件テーブルと呼ぶ
場合がある。図２において、「試行回数」は順次与えら
れる個々のトリガ要因が期待しているものであるかどう
かを判定する回数に相当している。ＴＮ０〜７はメモリ
１３のデータ端子から出力されるデータである。ＴＡ０
〜７はメモリ１３に供給される８ビットの下位アドレス
であって、上述したようにトリガ要因ＩＴＲＧ０〜７の
値が入力される。ＴＡ８〜１５はメモリ１３に供給され
る８ビットの上位アドレスであって、試行回数が“１”
のときには図示しないプルダウン抵抗によってハードウ
ェア的に固定値ｘ“００”（ｘは１６進数を意味してい
る，以下同じ）が与えられる。一方、試行回数が“２”
以降の場合には、各試行回数の直前の試行回数で得られ
たデータＴＮ０〜７の値が入力される。

【００１３】図２では、ｎ個のトリガ要因ＩＴＲＧ０〜
７がｘ“０１”→ ｘ“０８”→ｘ“０２”→……→ｘ
“０５”のように順に発生し、なおかつ、このシーケン
スが無限に繰り返されることを検出する場合を示してあ
る。メモリ１３に格納されるデータのうち、ｘ“００”
とｘ“ＦＦ”は特別の意味を有しており、データｘ“０
０”は期待するトリガ要因とは異なったトリガ要因が検
出されたことを示すデータである。これに対し、データ
ｘ“ＦＦ”は期待したトリガ要因のシーケンスが検出さ
れたことを示すデータであって、従来技術で説明したシ
ーケンス終了トリガに相当する信号を出力する契機とな
る。なお、後述する出力チャネルの選択が行われる場合
には、下位５ビット〜下位７ビットが全て“１”のデー
タもｘ“ＦＦ”と同じく特別の意味を持つことになる
が、ここでは説明を簡単にするために出力チャネルが１
本の場合を想定することにしており、シーケンスの終了
を示すデータはｘ“ＦＦ”であるものとする。

【００１４】まず、最初のトリガ要因がｘ“０１”であ
ることから、固定値ｘ“００”とトリガ要因ｘ“０１”
を連結したアドレスｘ“０００１”に対してデータｘ
“０Ａ”を設定する。ここで、当該アドレスに設定する
データはｘ“０Ａ”に限られるものではなく、ｘ“０
０”及びｘ“ＦＦ”以外の任意の値であれば良く、上位
８ビットアドレスとしてそれまでに使用していない値で
あればどのようなものでも良い。次に、２番目のトリガ
要因はｘ“０８”であるから、直前の試行回数で設定し
たデータｘ“０Ａ”とトリガ要因ｘ“０８”を連結した
アドレスｘ“０Ａ０８”に対してデータｘ“０Ｂ”を設
定する。なお、このデータｘ“０Ｂ”が未使用の上位ア
ドレスであれば任意の値であって良いのは先のデータｘ
“０Ａ”の場合と同様である。

【００１５】これ以後のトリガ要因についても同様の手
順でデータを設定してゆく。すなわち、３番目のトリガ
要因ｘ“０２”に関してはアドレスｘ“０Ｂ０２”に対
してデータｘ“０Ｃ”を設定する。そして、シーケンス
の最後に相当するｎ番目のトリガ要因ｘ“０５”につい
ては、直前（ｎ−１番目）の試行回数で設定したデータ
がｘ“０Ｅ”であるとすれば、アドレスｘ“０Ｅ０５”
に対してシーケンス終了を意味するデータｘ“ＦＦ”を
設定する。

【００１６】次いで、固定値ｘ“ＦＦ”と最初のトリガ
要因ｘ“０１”を連結したアドレスｘ“ＦＦ０１”につ
いては、最初のトリガ要因に設定したのと同じ値である
ｘ“０Ａ”を設定する。これは、図３に示したように一
連のシーケンスの繰り返しを検出することを考慮しての
ことである。すなわち、シーケンスの最初のトリガ要因
に対応するｘ“００”とシーケンスの最後のトリガ要因
に対応するｘ“ＦＦ”について同じデータを設定するこ
とで、例えば２回目のシーケンスにおける最初のトリガ
要因（試行回数“ｎ＋１”；アドレスｘ“ＦＦ０１”）
の次の試行回数（試行回数“ｎ＋２”）では、１回目の
シーケンスにおける２番目のトリガ要因（試行回数
“２”）の場合と同一のアドレスｘ“０Ａ０８”にアク
セスすることになる。こうしたことから、一連のシーケ
ンスの繰り返しを無限に検出し続けることができる。

【００１７】以上に加えて、期待しないトリガ要因が検
出されたときのために設定を行う。すなわち、上述した
トリガ要因のシーケンスだけの検出を期待しているとす
れば、例えば３番目のトリガ要因としてｘ“０２”以外
のトリガ要因が検出された場合は、再びシーケンスの最
初のトリガ要因であるｘ“０１”を検出する必要があ
る。そこで図２に示したように、例えば試行回数“３”
におけるトリガ要因としてｘ“０４”が検出された場合
のために、メモリ１３のアドレスｘ“０Ｂ０４”に対し
て固定値ｘ“００”を設定しておくようにする。また、
こうした設定を期待しないトリガ要因すべて（即ち、ア
ドレスｘ“００００”，アドレスｘ“０００２”〜ｘ
“００ＦＦ”，アドレスｘ“０Ａ００”〜ｘ“０Ａ０
７”，ｘ“０Ａ０９”〜ｘ“０ＡＦＦ”，……）につい
て行っておく。もっとも、最初にメモリ１３の内容をす
べてゼロクリアしておくようにすれば、期待しないトリ
ガ要因に関するメモリ１３の設定は実際には不要とな
る。

【００１８】一方、上述した一連のシーケンス以外のシ
ーケンスも検出した場合には、いま説明したのと同様の
手順でメモリ１３に設定を行えば良い。例えば、一連の
シーケンスとしてｘ“０１”→ｘ“０９”→……といっ
たシーケンスを検出するのであれば、アドレスｘ“０Ａ
０９”に対して上位アドレスが未使用の任意の値を設定
するほか、試行回数“３”以降のトリガ要因以降につい
ても同様に設定してゆく。また、例えば一連のシーケン
スとしてトリガ要因ｘ“０２”から始まるシーケンスを
検出するのであれば、アドレスｘ“０００２”に対して
上位アドレスが未使用の任意の値として例えばｘ“８
０”を設定し、試行回数“２”以降のトリガ要因につい
ても同様に設定するほか、アドレスｘ“ＦＦ０２”に対
して最初のトリガ要因と同じ値ｘ“８０”を設定する。

【００１９】次に、図１に示したチャネル選択回路１５
は、出力データラッチ回路１４から出力される上位アド
レスであるＴＡ８〜１５に基づいて、シーケンス終了ト
リガを出力すべきチャネルを選択する。先に触れたよう
に、本実施形態によるシーケンシャルトリガ判定回路
は、付加的な機能として一連のシーケンスが検出された
場合に８本の出力チャネルの何れにシーケンス終了トリ
ガを出力するかを指定することができる。この点につい
て図４を参照しつつ以下に説明する。

【００２０】同図に示したように、ユーザの指定に基づ
くＣＰＵ１０からの設定によって、出力チャネルとして
選択可能な最大出力チャネル数として“１”，“２”，
“４”，“８”の何れかを設定することができる。最大
出力チャネル数が“１”の場合は出力チャネルが一つの
チャネルに固定されるが、最大チャネル数“２”，
“４”，“８”の場合にはそれぞれＴＡ１５，ＴＡ１４
〜１５，ＴＡ１３〜１５を用いて出力チャネルを指定す
ることが可能である。なお、出力チャネルを指定する場
合にはＴＡ１５がＭＳＢ（Most Significant Bit），Ｔ
Ａ１３がＬＳＢ（Least Significant Bit）である。

【００２１】一方、選択可能な最大出力チャネル数に応
じて、トリガ条件判定のために使用可能なアドレスのビ
ット数が制限されることになる。言い換えるならば、検
出可能なシーケンスの長さが制限されることになる。例
えば、最大出力チャネル数が“８”の場合はＴＡ８〜１
２の５ビットがトリガ条件判定のために使えることか
ら、図２に示したＴＡ８〜１５の値としてｘ“００”〜
ｘ“１Ｆ”の範囲内の値が使用できることになり、シー
ケンスの最大長は“３２”（もっともより正確にはｘ
“１Ｆ”が特別の意味を持つことから“３１”）とな
る。また、シーケンスの最後のトリガ要因に対応させて
メモリ１３へ設定するデータは、最大出力チャネル数が
“１”のときのようにｘ“ＦＦ”に固定されるのではな
く、下位５ビットがすべて“１”でなお且つ上位３ビッ
トが出力チャネルの指定を含んだデータとなる。例えば
最大出力チャネル数が“８”の場合に、出力チャネルの
指定として“０１１”（２進数）を指定するのであれば
シーケンス終了を示すバイトの値はｘ“７Ｆ”となる。
また、これに対応するように、試行回数“ｎ＋１”のた
めにアドレスｘ“７Ｆ０１”に対してデータｘ“０Ａ”
を設定する。また、上述した説明からわかるように、最
大出力チャネル数が“２”，“４”の場合には検出でき
るシーケンスの最大長がそれぞれ“１２８”，“６４”
となる。

【００２２】次に、図１に示すシーケンス終了検出回路
１６は、一連のシーケンスの終了を検出するための回路
であって、出力データラッチ回路１４から出力される上
位アドレスＴＡ８〜１５のうち、最大出力チャネル数に
応じてきまる下位ビットが全て“１”であることを検出
する。例えば、最大出力チャネル数が“４”であれば、
シーケンス終了検出回路１６は下位６ビットが全て
“１”であるかどうか調べることになる。出力回路１７
は、シーケンス終了検出回路１６からシーケンスの終了
を通知されたタイミングにおいて、チャネル選択回路１
５で選択された出力チャネルに対してシーケンス終了ト
リガ信号ＴＲＧ０〜７の何れか一つを発生させる。イン
バータ１８はクロックＴＲＧＣＬＫを反転させた信号を
出力データラッチ回路１４のクロック端子に供給するこ
とで、前述したように、出力データラッチ回路１４がク
ロックＴＲＧＣＬＫの立ち下がりタイミングでメモリ１
３の出力データを取り込めるようにする。

【００２３】次に、図５は図２に示したシーケンシャル
トリガ判定回路の具体的実現例を示した回路図である。
この図５では図２に示したものと同じ構成要素について
は同一の符号を付してあり、ここではそれらの説明を省
略する。図５において、ＣＰＵＭＯＤ，ＣＰＵＷＲ，Ｃ
ＰＵＲＤ，ＣＰＵＲ／Ｗ，Ａ０〜７，Ａ８〜１５，Ｄ０
〜８，ＴＲＧＭＯＤ，ＴＲＧＲＤ，ＴＲＧ２ＥＮ，ＴＲ
Ｇ２・４ＥＮ，ＴＲＧ２・４・８ＥＮの各信号は、何れ
もＣＰＵ１０がシーケンシャルトリガ判定回路に与える
信号である。

【００２４】ＣＰＵＭＯＤ信号は、ＣＰＵ１０がシーケ
ンシャルトリガ判定回路に対して各種設定を行うにあた
って“１”に設定する信号である。ＣＰＵＷＲ信号，Ｃ
ＰＵＲＤ信号は、ＣＰＵ１０がメモリ１３に対してそれ
ぞれ書き込み，読み出しを行うにあたって“１”にする
タイミング信号である。これらのうち、ＣＰＵＲＤ信号
はＣＰＵ１０がメモリ１３に書き込みを行ったのち、書
き込みが正しく行われているかどうかの確認のために用
いられる。また、ＣＰＵＲ／Ｗ信号はＣＰＵ１０がメモ
リ１３に対して書き込み，読み出しの何れを行うのかを
表す信号である。Ａ０〜７信号及びＡ８〜１５信号は、
ＣＰＵ１０がメモリ１３に対してアクセスする際のアド
レスであり、また、Ｄ０〜８信号はＣＰＵ１０が当該ア
ドレスに対して書き込みを行うデータである。

【００２５】一方、ＴＲＧＭＯＤ信号はシーケンシャル
トリガ判定回路を使用してトリガ要因のシーケンスを検
出する動作を行っている期間中に“１”に設定される信
号である。ＣＰＵＭＯＤ信号とＴＲＧＭＯＤ信号が同時
に“１”へ設定されることはない。なお、以下ではＣＰ
ＵＭＯＤ信号が“１”になっている場合をＣＰＵモード
と呼び、ＴＲＧＭＯＤ信号が“１”になっている場合を
トリガモードと呼ぶことにする。ＴＲＧＲＤ信号はトリ
ガモードにおいて、メモリ１３に対して読み出しを行う
際に“１”とするタイミング信号である。

【００２６】他方、ＴＲＧ２ＥＮ信号は最大出力チャネ
ル数として“２”が指定されているときに“１”へ設定
される信号である。また、ＴＲＧ２・４ＥＮ信号は最大
出力チャネル数として“４”又は“８”が指定されてい
るときに“１”へ設定される信号である。さらに、ＴＲ
Ｇ２・４・８ＥＮ信号は最大出力チャネル数として
“８”が指定されているときに“１”へ設定される信号
である。したがって、最大出力チャネル数として“１”
が指定されているのであれば、ＴＲＧ２ＥＮ信号，ＴＲ
Ｇ２・４ＥＮ信号，ＴＲＧ２・４・８ＥＮ信号には何れ
も“０”が設定される。

【００２７】次に、図５に示すバッファ２１はトリガモ
ードのときにクロックＴＲＧＣＬＫに従ってトリガ要因
ＩＴＲＧ０〜７を取り込むラッチ回路であって、図１に
示したトリガ要因ラッチ回路１２に相当する。バッファ
２２及びバッファ２３はＣＰＵモードのときにアドレス
信号Ａ０〜Ａ１５を取り込むラッチ回路である。オアゲ
ート２５は、ＣＰＵ１０がＣＰＵモード時にメモリ１３
から読み出しを行う場合、および、トリガモード時にシ
ーケンシャルトリガ判定回路を動作させてメモリ１３か
ら順次データを読み出してゆく場合に、メモリ１３の読
み出し制御端子ＲＤへ“１”を供給してメモリ１３を読
み出しモードにする。一方、オアゲート２６はＣＰＵモ
ード又はトリガモードにおいてメモリ１３のチップセレ
クト端子ＣＳへ“１”を供給してメモリ１３を活性化さ
せる。

【００２８】バッファ２７はＣＰＵモードのときに動作
する双方向バッファであり、ＣＰＵＲ／Ｗ信号に応じ
て、メモリ１３への書き込み時には端子Ａ→端子Ｂの方
向にデータＤ０〜７を通過させてメモリ１３に与える一
方、メモリ１３からの読み出し時には端子Ｂ→端子Ａ方
向にデータを通過させてメモリ１３のデータ端子から出
力されるデータをＣＰＵ１０に送出する。なお、バッフ
ァ２２，２３，２７及びオアゲート２５〜２６が図１に
示したＣＰＵインタフェース回路１１に相当している。
また、バッファ２８はトリガモードのときにメモリ１３
から出力されるデータを取り込んみ、次の試行回数の時
点で取り込んだデータをメモリ１３の上位アドレスとし
て与える。このバッファ２８は図１に示した出力データ
ラッチ回路１４に相当している。

【００２９】なお、上述したバッファ２１〜２３，２７
〜２８はいずれもイネーブル端子ＥＮが“０”のときに
は出力端子Ｄｏ（バッファ２７に関しては端子Ａ又は端
子Ｂ）がハイインピーダンス状態となるように構成され
ている。そのために、ＣＰＵモード時はアドレスＡ０〜
Ａ１５がメモリ１３に与えられるとともに、バッファ２
７を介してメモリ１３との間でデータが送受信される。
一方、トリガモード時はバッファ２１の出力が下位アド
レスＴＡ０〜７としてメモリ１３へ与えられるととも
に、メモリ１３のデータ端子からバッファ２８にデータ
ＴＮ０〜７が出力され、バッファ２８はメモリ１３から
出力されるデータを取り込んで上位アドレスＴＡ８〜１
５としてメモリ１３に供給する。

【００３０】次に、デコーダ２９は３入力８出力のデコ
ーダであって、選択端子Ｓ０〜Ｓ２に入力される値（即
ち、アドレスＴＡ１３〜１５）に従って端子Ｔ０〜Ｔ７
のうちの何れかを選択するとともに、選択された端子に
対して“１”（即ち、ローレベル）を出力する。ここ
で、図６はデコーダ２９の出力，アドレスＴＡ８〜１
５，ＴＲＧ２ＥＮ信号，ＴＲＧ２・４ＥＮ信号，ＴＲＧ
２・４・８ＥＮ信号，シーケンス終了トリガＴＲＧ０〜
７に関する真理値表を示している。そして、例えばデコ
ーダ２９の選択端子Ｓ０〜Ｓ２に入力される値が“００
０”（２進数）であれば端子Ｔ０に“１”が出力され、
また、選択端子Ｓ０〜Ｓ２に入力される値が“１１１”
（２進数）であれば端子Ｔ７に“１”（即ち、ローレベ
ル）が出力される。

【００３１】アンドゲート３３はＴＡ８〜１２の５ビッ
トが全て“１”であることを検出する回路である。図４
に示したトリガ条件判定のビット数からわかるように、
シーケンス終了時においては最大チャネル数の指定に依
らず常にＴＡ８〜１２が全ビット“１”となるので、ア
ンドゲート３３はこうした状態を検出するためのもので
ある。アンドゲート３４〜４１は最大チャネル数によっ
て決まるトリガ条件判定ビットの上位ビットが“１”で
あることを検出する回路である。

【００３２】すなわち、まず最大出力チャネル数として
“１”が指定されているときには、ＴＲＧ２ＥＮ信号，
ＴＲＧ２・４ＥＮ信号，ＴＲＧ２・４・８ＥＮ信号はい
ずれも有効化されない。そのため、アンドゲート３４〜
４０の出力は何れも“０”となり、シーケンス終了トリ
ガＴＲＧ１〜７が出力されることはなく、デコーダ２９
の端子Ｔ７に“１”が出力される場合にだけ、シーケン
ス終了トリガＴＲＧ０がアンドゲート４１から出力され
る。こうした状態になるのは、ＴＡ１５〜１３の値が全
て“１”（＝“７”）であって且つアンドゲート３３の
出力が“１”の場合に限られる。したがって、最大チャ
ネル数が“１”のときは、ＴＡ１５〜８の８ビット全て
が“１”である場合にのみシーケンス終了トリガＴＲＧ
０が出力されることになる。

【００３３】次に、最大出力チャネル数として“２”が
指定されているときには、ＴＲＧ２ＥＮ信号が有効化さ
れる。そのため、アンドゲート３４〜４１のうちアンド
ゲート３７及び４１を除くものの出力は何れも“０”で
あり、シーケンス終了トリガＴＲＧ２〜７が出力される
ことはなく、デコーダ２９の端子Ｔ３，端子Ｔ７に
“１”が出力される場合にシーケンス終了トリガＴＲＧ
１，ＴＲＧ０がそれぞれ出力される。こうした状態とな
るのは、ＴＡ１４及びＴＡ１３の値がともに“１”であ
って且つアンドゲート３３の出力が“１”の場合に限ら
れる。そして、ＴＡ１５が“０”であればデコーダ２９
の端子Ｔ３が“１”になってシーケンス終了トリガＴＲ
Ｇ１が出力され、ＴＡ１５が“１”であればデコーダ２
９の端子Ｔ７が“１”になってシーケンス終了トリガＴ
ＲＧ０が出力される。以上のように、最大出力チャネル
数が“２”のときは、ＴＡ１４〜８の７ビット全てが
“１”である場合にＴＡ１５の値に応じたシーケンス終
了トリガが出力される。

【００３４】次に、最大出力チャネル数として“４”が
指定されているときには、ＴＲＧ２ＥＮ信号及びＴＲＧ
２・４ＥＮ信号が有効化される。したがって、アンドゲ
ート３４，３６，３８，４０の出力は何れも“０”とな
り、シーケンス終了トリガＴＲＧ４〜ＴＲＧ７が出力さ
れることはない。そして、デコーダ２９の端子Ｔ１，端
子Ｔ３，端子Ｔ５，端子Ｔ７の何れかに“１”が出力さ
れる場合に、各端子に対応するシーケンス終了トリガＴ
ＲＧ０〜ＴＲＧ３の何れかが出力される。こうした状態
になるのは、ＴＡ１３の値が“１”であって且つアンド
ゲート３３の出力が“１”の場合に限られる。そして、
ＴＡ１５及びＴＡ１４の値に従って当該値が“００”，
“０１”，“１０”，“１１”（何れも２進数）であれ
ば、端子Ｔ１，端子Ｔ３，端子Ｔ５，端子Ｔ７にそれぞ
れ“１”が出力されて、シーケンス終了トリガＴＲＧ
３，ＴＲＧ１，ＴＲＧ２，ＴＲＧ０が出力される。以上
のように、最大出力チャネル数が“４”のときは、ＴＡ
１３〜８の６ビット全てが“１”である場合にＴＡ１５
及びＴＡ１４の値に応じてシーケンス終了トリガが出力
される。

【００３５】次に、最大出力チャネル数として“８”が
指定されているときには、ＴＲＧ２ＥＮ信号，ＴＲＧ２
・４ＥＮ信号及びＴＲＧ２・４・８ＥＮ信号が何れも有
効化されるため、アンドゲート３４〜４１の出力は、そ
れぞれアンドゲート３３の出力及びデコーダ２９の端子
Ｔ０〜端子Ｔ７からの出力によって決まる。すなわち、
ＴＡ１３〜ＴＡ１５の値が“０”〜“７”であると、デ
コーダ２９の端子Ｔ０〜Ｔ７に各々“１”が出力され
て、シーケンス終了トリガＴＲＧ７，ＴＲＧ３，ＴＲＧ
５，ＴＲＧ１，ＴＲＧ６，ＴＲＧ２，ＴＲＧ４，ＴＲＧ
０が出力される。以上のように、最大出力チャネル数が
“８”のときは、ＴＡ１２〜８の５ビット全てが“１”
である場合にＴＡ１３〜ＴＡ１５の値に応じてシーケン
ス終了トリガが出力される。なお、デコーダ２９が図１
のチャネル選択回路１５に相当し、アンドゲート３３〜
４１が図１のシーケンス終了検出回路１６及び出力回路
１７に相当する。

【００３６】次に、上記構成によるシーケンシャルトリ
ガ判定回路の動作を説明する。ここで、図７は同回路の
動作を説明するためのタイミングチャートであり、ま
た、図８は同回路の動作を時系列的に記述したフローチ
ャートである。なお、図８においてオンライン処理と
は、トリガ要因のシーケンスをシーケンシャルトリガ回
路が自動的に検出してゆくときの処理であって、オフラ
イン処理はオンライン処理に必要となる準備段階として
行われる処理を意味している。また、以下では一連のト
リガ要因として図２に示したシーケンスの繰り返しを検
出する場合について説明する。さらに、図１に示した回
路と図５に示した回路の機能は実質的に同じであること
から、以下では図１の構成を中心にして動作説明を行っ
てゆく。

【００３７】まず、ユーザは例えばプロトコルアナライ
ザに設置されたパネルを操作し、検出すべきシーケンス
に対応したデータを予めメモリ１３へ設定するための指
示を行う。この指示がなされると、ＣＰＵ１０はＣＰＵ
インタフェース回路１１を介して（以下同じ）シーケン
シャルトリガ判定回路をＣＰＵモードに設定したのち、
メモリ１３の各アドレスに対して順次データｘ“００”
を書き込んで全アドレスの内容をゼロクリアする。次
に、ＣＰＵ１０はユーザから順次指定されるアドレス及
びデータに従ってメモリ１３へ書き込みを行う。先に詳
述したように、図２に示すシーケンスに対して、ＣＰＵ
１０は〔アドレス．データ〕の組として〔ｘ“０００
１”，ｘ“０Ａ”〕，〔ｘ“０Ａ０８”，ｘ“０Ｂ”〕
〔ｘ“０Ｂ０２”，ｘ“０Ｃ”〕，……，〔ｘ“０Ｅ０
５”，ｘ“ＦＦ”〕，〔ｘ“ＦＦ０１”，ｘ“０Ａ”〕
の各組を指定して、各アドレスにデータの書き込みを行
う。

【００３８】次に、ＣＰＵ１０はユーザからの指示に従
って最大出力チャネル数をシーケンシャルトリガ判定回
路に設定する。ここでは最大出力チャネル数としてユー
ザが“１”を指定しているものとする。次いで、ＣＰＵ
１０はシーケンシャルトリガ判定回路をトリガモードに
切り替える（以上、図８のステップＳ１）。このとき、
メモリ１３の上位アドレスＴＡ８〜１５はプルダウン抵
抗によってｘ“００”に設定される（図７の時刻ｔ１な
いし図８のステップＳ２）。

【００３９】トリガモードに移行した直後の時点ではト
リガ要因が存在しないことから、時刻ｔ２におけるトリ
ガ要因ＩＴＲＧ０〜７（図７に示すトリガ要因Ｎｏ．
１）は何れも“０”であって、トリガ要因ラッチ回路１
２がクロックＴＲＧＣＬＫの立ち上がりタイミング（即
ち、時刻ｔ３）でトリガ要因ＩＴＲＧ０〜７を取り込む
と、メモリ１３の下位アドレスＴＡ０〜７としてｘ“０
０”が与えられる（図８のステップＳ３）。これによっ
て、時刻ｔ３を基準としてメモリ１３のアクセスタイム
に相当するディレータイムだけ経過した時刻ｔ４におい
て、メモリ１３のｘ“００００”番地からデータＴＮ０
〜７が読み出される。読み出されたｘ“００００”番地
のデータは最初にメモリクリアされたままの“００”で
あって、出力データラッチ回路１４はクロックＴＲＧＣ
ＬＫの立ち下がりタイミング（即ち、時刻ｔ５）でデー
タｘ“００”を取り込む。

【００４０】このとき、シーケンス終了検出回路１６は
出力データラッチ回路１４から出力されたデータＴＮ０
〜７がｘ“ＦＦ”であるかどうか判断する（図８のステ
ップＳ４）が、この場合はデータＴＮ０〜７が“００”
である（同ステップの判断結果が“ＮＯ”）ため、シー
ケンスの終了は検出されない。したがって、出力回路１
７がシーケンス終了トリガＴＲＧ０〜７を発生させるこ
とはない。一方、この後に出力データラッチ回路１４か
らメモリ１３に与えられる上位アドレスＴＡ８〜１５
（時刻ｔ５〜ｔ６）は再び“００”になる（ステップＳ
５）ため、トリガモードに移行した直後と同じ状態にな
って、トリガ要因が存在しない間はメモリ１３の“００
００”番地が繰り返し読み出される。なお、これ以後の
トリガ要因（図７のトリガ要因Ｎｏ．２，Ｎｏ．３，…
…）に関する動作タイミングは、図７の時刻ｔ２〜ｔ５
について説明したものと全く同じであって（例えば時刻
ｔ５〜ｔ６を参照のこと）、図８のフローチャートで言
えばステップＳ３〜Ｓ５のループを繰り返し実行するこ
とになる。

【００４１】以上の動作は、検出すべき最初のトリガ要
因であるｘ“０１”以外のトリガ要因ＩＴＲＧ０〜７が
入力された場合もほぼ同様である。例えば、トリガ要因
ＩＴＲＧ０〜７としてｘ“０２”がトリガ要因ラッチ回
路１２に供給されると、上位アドレスＴＡ８〜１５がｘ
“００”であり且つ下位アドレスＴＡ０〜７がｘ“０
２”となるため、メモリ１３のｘ“０００２”番地から
データＴＮ０〜７が読み出される。しかし、この場合も
データＴＮ０〜７の値はメモリクリアされたままのデー
タｘ“００”であるため、メモリ１３に与えられる上位
アドレスＴＡ８〜１５はｘ“００”となって、トリガモ
ードに移行した直後と同じ状態になる。

【００４２】その後、クロックＴＲＧＣＬＫの立ち上が
りタイミングで、トリガ要因ＩＴＲＧ０〜７としてｘ
“０１”がトリガ要因ラッチ回路１２へ入力されると、
メモリ１３のｘ“０００１”番地からデータＴＮ０〜７
としてｘ“０Ａ”が読み出され、クロックＴＲＧＣＬＫ
の立ち下がりタイミングで当該データが出力データラッ
チ回路１４にラッチされ、次の試行回数における上位ア
ドレスＴＡ８〜１５となる。次に、トリガ要因ＩＴＲＧ
０〜７としてｘ“０８”が入力されると、このデータが
次のクロックＴＲＧＣＬＫの立ち上がりタイミングでト
リガ要因ラッチ回路１２に取り込まれて下位アドレスＴ
Ａ０〜７となる。この結果、メモリ１３のｘ“０Ａ０
８”番地からデータＴＮ０〜７としてｘ“０Ｂ”が読み
出されて出力データラッチ回路１４にラッチされる。以
後同様に、メモリ１３のｘ“０Ｂ０２”番地からデータ
ｘ“０Ｃ”が読み出される。こうして、検出すべきシー
ケンスに従ってトリガ要因が検出されるのに伴い、試行
回数“ｎ−１”になるまでデータがメモリ１３から順次
読み出されてゆく。ここで、この期間中にメモリ１３か
ら読み出されるデータはｘ“００”及びｘ“ＦＦ”以外
であることから、出力回路１７からシーケンス終了トリ
ガＴＲＧ０〜７が出力されることはない。

【００４３】そして、試行回数“ｎ”においてメモリ１
３のｘ“０Ｅ０５”番地からデータｘ“ＦＦ”が読み出
されて出力データラッチ回路１４にラッチされる（試行
回数“ｎ＋１”）と、シーケンス終了検出回路１６がシ
ーケンスの終わりを認識する（図８に示すステップＳ４
の判断結果が“ＹＥＳ”）。このとき、チャネル選択回
路１５は、最大出力チャネル数が“１”であることから
出力チャネルとして固定のチャネルを選択（図８のステ
ップＳ６）し、出力回路１７は当該出力チャネルに対応
するシーケンス終了トリガＴＲＧ０を発生させる（同図
のステップＳ７）。次いで、クロックＴＲＧＣＬＫの立
ち上がりタイミングでトリガ要因ＩＴＲＧ０〜７に再び
Ｘ“０１”が入力されると、メモリ１３のｘ“ＦＦ０
１”番地から試行回数“１”のときと同様にデータｘ
“０Ａ”が読み出される。そのため、期待しているトリ
ガ要因のシーケンス（ｘ“０１”→ｘ“０８”→ｘ“０
２”→，……，→ｘ“０５”）が繰り返し検出されてい
る限り、上述した動作が継続して行われることになる。

【００４４】一方、シーケンスの繰り返し過程におい
て、トリガ要因ＩＴＲＧ０〜７として期待しているのと
は異なるトリガ要因が入力されると、メモリ１３から読
み出されるデータＴＮ０〜７の値はｘ“００”となり、
再び試行回数“１”の場合の状態に戻ってトリガ要因ｘ
“０１”の検出が行われるようになる。なお、上述した
説明ではトリガ要因のシーケンスをメモリ１３に一つだ
け設定するようにしたが、複数のシーケンスがメモリ１
３に設定される場合であっても同様の動作が行われるこ
とは上述した説明から明らかである。

【００４５】次に、最大出力チャネル数として“１”以
外の指定がなされた場合について説明する。ここでは、
ユーザが最大出力チャネル数として“４”を指定したも
のとするが、これ以外に“２”又は“８”が指定された
場合も同様の動作となる。また、メモリ１３に設定され
るデータは上述した最大出力チャネル数“１”の場合と
同じものとする。つまり、この場合は最大出力チャネル
数が“４”であるから、データ“ＦＦ”の上位２ビット
（ＴＡ１４〜１５）は“１１”（２進数）であって、当
該シーケンスが終了した場合の出力チャネルとして
“３”（即ち、シーケンス終了トリガＴＲＧ０）を指定
したことを意味する。ユーザがこれ以外の出力チャネル
として例えばＴＡ１５及びＴＡ１４に“０１”（２進
数）を指定したのであれば、メモリ１３の“０Ｅ０５”
番地に設定されるデータは“７Ｆ”となり、ｘ“ＦＦ０
１”番地の代わりにｘ“７Ｆ０１”番地へデータｘ“０
Ａ”が設定されることになる。

【００４６】さて、この場合も基本的な動作は最大出力
チャネル数が“１”のときと同じである。すなわち、ト
リガ要因ＩＴＲＧ０〜７に検出すべきトリガ要因が順次
供給されている間は、トリガ要因ＩＴＲＧ０〜７がトリ
ガ要因ラッチ回路１２にラッチされ、その出力を下位ア
ドレスＴＡ０〜７，直前の試行回数でメモリ１３から読
み出されたデータ（最初は固定値ｘ“００”）を上位ア
ドレスＴＡ８〜１５として、メモリ１３からデータＴＮ
０〜７を読み出して出力データラッチ回路１４にラッチ
するという一連の動作が繰り返される。

【００４７】このとき、最大出力チャネル数が“１”の
場合とは違って、シーケンス終了検出回路１６は出力デ
ータラッチ回路１４から出力される８ビットのデータの
うち、下位６ビットが全て“１”であるかどうかを判断
する。この判断結果は試行回数“ｎ”が実行されてメモ
リ１３からデータ“ＦＦ”が読み出されて出力データラ
ッチ回路１４にラッチされるまでは否定的となる。そし
て、出力データラッチ回路１４からデータ“ＦＦ”が出
力されると、シーケンス終了検出回路１６は期待してい
たシーケンスが検出されたことを認識し、一方で、チャ
ネル選択回路１５は出力データラッチ回路１４の出力デ
ータの上位２ビットで示される出力チャネルを選択す
る。これにより、出力回路１７は選択された出力チャネ
ルに対応するシーケンス終了トリガＴＲＧ０を発生させ
る。

【００４８】なお、上記実施形態ではトリガ要因を８本
としたがトリガ要因の本数に特に制限がないことは当然
であって、このことは最大出力チャネル数の本数につい
ても同様である。

【００４９】

【発明の効果】以上説明したように、本発明では、第１
〜第ｎのトリガ要因を示す第１〜第ｎのデータがアドレ
スの一部に含まれた記憶手段上の第１〜第ｎのアドレス
のうち、第ｎのアドレスには第１〜第ｎのトリガ要因の
発生を意味する所定値を記憶し、第１〜第（ｎ−１）の
アドレスには第２〜第ｎのアドレスからそれぞれ第２〜
第ｎのデータを除いたデータを記憶しておく。そして、
トリガ要因が発生する度に記憶手段からデータを読み出
し、この読み出しデータと当該トリガ要因の次に発生す
るトリガ要因を示すデータとを連結したアドレスを記憶
手段に供給するようにして、記憶手段からの読み出しを
繰り返し行う。一方、記憶手段からの読み出しデータが
所定値になっているかどうかを判定して第１〜第ｎのト
リガ要因の発生を検出している。これにより、回路規模
やソフトウェア規模を増大させることなく、一連のトリ
ガ要因が発生したかどうかを判定することができる。

【００５０】また、請求項２記載の発明では、第ｎのア
ドレスに格納されているデータと第１のデータを連結し
たアドレスについては、第１のアドレスに格納されてい
るのと同じデータを記憶させている。これにより、第ｎ
のトリガ要因が検出された後は、再び第１のトリガ要因
から順番に各トリガ要因を検出してゆくことができるた
め、繰り返し発生するトリガ要因のシーケンスを検出す
ることが可能となる。また、請求項３記載の発明では、
第ｎのアドレスに格納される所定値に終了トリガの出力
チャネルを指定するための選択データを含ませておく。
そして、選択データに相当する部分以外について、記憶
手段から読み出されるデータと所定値が一致するかどう
かを判定するようにして、第１〜第ｎのトリガ要因の発
生が検出された場合にはこの選択データで指定されるチ
ャネルへ終了トリガを出力するようにしている。これに
より、複数種類のトリガ要因のシーケンスを記憶手段へ
設定した場合に、検出されたシーケンスに応じてそれぞ
れ異なるチャネルに終了トリガを出力することが可能と
なる。

【図面の簡単な説明】

【図１】 本発明の一実施形態によるシーケンシャルト
リガ判定回路の構成を示すブロック図である。

【図２】 同実施形態において、メモリ１３に与えられ
るアドレスと当該アドレスから読み出されるデータをト
リガ要因検出の試行回数に対応させて示した説明図であ
る。

【図３】 同実施形態において、一連のシーケンスの繰
り返しを検出するために必要となるメモリ１３上の設定
を示した説明図である。

【図４】 同実施形態において、メモリ１３に与えられ
るアドレスのビット割り当て、及び、最大出力チャネル
数のビット数とトリガ条件判定に使用可能なビット数の
関係を示した説明図である。

【図５】 同実施形態によるシーケンシャルトリガ判定
回路の具体的な実現例を示した回路図である。

【図６】 同実施形態において、デコーダ２９の出力，
アドレスＴＡ８〜１５，ＴＲＧ２ＥＮ信号，ＴＲＧ２・
４ＥＮ信号，ＴＲＧ２・４・８ＥＮ信号，シーケンス終
了トリガＴＲＧ０〜７に関する真理値表を示した説明図
である。

【図７】 同実施形態によるシーケンシャルトリガ判定
回路の動作を説明するためのタイミングチャートであ
る。

【図８】 同実施形態によるシーケンシャルトリガ判定
回路の動作を時系列的に記述したフローチャートであ
る。

【図９】 従来の技術によるシーケンシャルトリガ判定
回路の構成を示すブロック図である。

【符号の説明】

１０…ＣＰＵ、１１…ＣＰＵインタフェース回路、１２
…トリガ要因ラッチ回路、１３…メモリ、１４…出力デ
ータラッチ回路、１５…チャネル選択回路、１６…シー
ケンス終了検出回路、１７…出力回路、１８…インバー
タ、ＩＴＲＧ０〜７…トリガ要因、ＴＲＧ０〜７…シー
ケンス終了トリガ、ＴＲＧＣＬＫ…クロック

Claims (3)

【特許請求の範囲】
1. 【請求項１】 順次発生するトリガ要因が予め決められ
   た第１〜第ｎのトリガ要因であるか否かを判定するシー
   ケンシャルトリガ判定回路において、 前記第１〜第ｎのトリガ要因を示す第１〜第ｎのデータ
   がアドレスの一部に含まれた第１〜第ｎのアドレスに対
   し、予め所定のデータを記憶させた手段であって、前記
   第ｎのアドレスには前記第１〜第ｎのトリガ要因の発生
   を意味する所定値を記憶し、前記第１〜第（ｎ−１）の
   アドレスには前記第２〜第ｎのアドレスからそれぞれ前
   記第２〜第ｎのデータを除いたデータを記憶する記憶手
   段と、 前記トリガ要因が発生する度に前記記憶手段からデータ
   を読み出し、該読み出しデータと該トリガ要因の次に発
   生するトリガ要因を示すデータとを連結したアドレスを
   前記記憶手段に供給する制御手段と、 前記読み出しデータが前記所定値であるかどうかを判定
   して前記第１〜第ｎのトリガ要因の発生を検出する検出
   手段とを具備することを特徴とするシーケンシャルトリ
   ガ判定回路。
2. 【請求項２】 前記記憶手段は、前記第ｎのアドレスに
   格納されているデータと前記第１のデータを連結したア
   ドレスに、前記第１のアドレスに格納されているのと同
   じデータを記憶していることを特徴とする請求項１記載
   のシーケンシャルトリガ判定回路。
3. 【請求項３】 前記第１〜第ｎのトリガ要因の発生を示
   す終了トリガを複数のチャネルのうちの何れかに出力す
   るシーケンシャルトリガ判定回路であって、 前記所定値には、前記終了トリガを出力するチャネルを
   指定する選択データが含まれており、 前記検出手段は、前記選択データに相当する部分以外に
   ついて、前記記憶手段から読み出されるデータと前記所
   定値が一致するかどうかを判定し、 前記第１〜第ｎのトリガ要因の発生が検出されたことを
   条件に、前記選択データで指定されているチャネルに前
   記終了トリガを出力する手段をさらに有することを特徴
   とする請求項１又は２記載のシーケンシャルトリガ判定
   回路。