JPH118614A - フレーム同期検出方式 - Google Patents

Abstract

(57)【要約】 【課題】回路規模を大きくすることなく、迅速なフレー
ム同期検出を可能とする。 【解決手段】伝送データより高速処理の行えるマイクロ
プロセッサ１と、受信データを格納するメモリ２とを有
し、メモリ２に受信データを一方向にフレーム長毎に格
納し、保護フレーム分のデータを受信後、マイクロプロ
セッサ１によりメモリ２の先頭アドレスのデータから順
に同期パターンとの比較判定処理を行いフレーム同期を
検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ伝送送装置
におけるフレーム同期検出方式に関し、特に迅速な検出
処理を行うフレーム同期検出方式に関する。

【０００２】

【従来の技術】受信信号からフレーム同期パターンを検
出するフレーム同期検出方式は、例えば、特公平３−１
４５８３０号公報に開示されている。

【０００３】図５には、かかる従来のフレーム同期検出
方式の基本構成が示されている。フレーム同期検出は、
フレーム同期検出回路１３によるハードウェア制御で行
われ、フレーム同期検出回路１３には、データとクロッ
クが入力され、同期検出情報としてのデータ、クロック
情報がマイクロプロセッサ１１に供給される。マイクロ
プロセッサ１１は、メモリを介してデータの授受が行わ
れる。図６は図１におけるフレーム同期検出回路１３の
構成図を示す。

【０００４】受信データを取り込むシフトレジスタ１３
５ａ〜１３５ｃは、同期信号の「ビット数（＝７）一
１」より少ない３段で構成される。また、各段のレジス
タ数ｎは伝送フレームの１オクテットに相当するビット
数ｍより少ない数のハードウエアでく構成される。

【０００５】同期信号検出のための受信データの制御
は、シフトレジスタ制御回路１３３で行われる。この制
御回路１３３は、受信データを「ｍ一ｎ」ビットの間隔
を置いて取り込むように制御を行う。例えば、ｍ＝８、
ｎ＝４の場合は、受信データの初めの４ビットはシフト
レジスタ１３５ａ〜１３５ｃに蓄積し、後の４ビットは
読み飛ばす。

【０００６】また、受信データと同期信号の照合は、切
替回路１３６ａ〜１３６ｃを用いて行われる。切替回路
１３６ａ〜１３６ｃは、シフトレジスタの段数が同期信
号の「ビット数一１」より少ない段数で構成されてお
り、検出すべき同期信号のビット論理に対応して、各段
の出力の論理を反転またはそのままに制御し、同期信号
の検出をシフトレジスタの段数に対応して複数回に分け
て行うものである。切替回路１３６ａ〜１３６ｃは、図
７に示すように、バッファ１３６１、インバータ１３６
２及びスイッチ１３６３から成る。

【０００７】図８は６４ｋｂ／ｓのデータ伝送における
フレーム構成を示す説明図で、図中の矢印は伝送される
順序を示す。

【０００８】図８に示す６４ｋｂ／ｓチャネルの同期パ
ターン「００１１０１１」の検出を行う場合について説
明する。始めに、シフトレジスタ制御回路１３３によ
り、切替回路１３６ａはバッファ１３６１側に、切替回
路１３６ｂおよび１３６ｃはインバータ１３６２側にそ
れぞれ切り替えておく。データ入力端子１３１から入力
された受信データは、クロック入力端子１３２から入力
されたクロックに同期してＤ型フリップフロップ１３４
に送出されれるとともに、１段目のシフトレジスタ１３
５ａのｎビット目に蓄積される。以降のデータ入力端子
１３１から入力される受信データは、クロック入力端子
１３２から入力されるクロックに同期して１ビットづつ
右にシフトするとともに次段以降のシフトレジスタにも
伝えられる。

【０００９】この際、１段目のシフトレジスタにすべて
受信データが蓄積された以降の受信データ「８一ｎ」個
は、シフトレジスタ制御回路１３３によってシフトクロ
ックを停止することにより読み飛ばす。例えば、ｎが４
であれば、受信を開始した以降４ビットはシフトレジス
タに蓄積されるが、次の４ビットは無視される。これを
繰り返すことによりすべてのシフトレジスタに受信デー
タを蓄積する。

【００１０】この状態で更に受信データ「８一ｎ」個読
み飛ばした後、ナンド回路１３７の状態が同期出力端子
１３８に出力される。これが同期パターンのうちの最初
の４ビット「００１１」と一致しなかった場合、ナンド
回路１３７の出力は「１」であり、一致した場合「０」
となる。一致しなかった場合、すべてのシフトレジスタ
１３を１ビット右へシフトし、ナンド回路１３７の出力
を調べる。

【００１１】これを、すべてのシフトレジスタ１３５ａ
〜１３５ｃにデータが蓄積され、さらに４ビット読み飛
ばされてからｎ回繰り返す。この間に一致しなければ、
さらに受信データを「８一ｎ」クロック分読み飛ばし、
一致を検出する。

【００１２】このようにｎクロック分データをシフト
し、続いて「８一ｎ」クロック分データを読み飛ばすこ
とを繰り返すことにより同期パターンの最初の４ビット
を検出する。

【００１３】検出されれば、今度は、切替回路１３６ａ
および１３６ｂはバッファ１３６１側に、切替回路１３
６ｃはインバータ１３６２側にそれぞれ切り替えられた
後、それに続くｎビットのデータをクロックに同期して
１ビットづつ右ヘシフトし、次の「８一ｎ」ビットを読
み飛ばす処理を繰り返すことにより、すべてのシフトレ
ジスタの入れ替えを行った後、シフトレジスタの出力が
残りの３ビット「０１１」と一致しているかどうか調べ
る。一致していれば、それが同期信号であり、一致して
いなければ、再び同期パターンの最初の４ビットを検出
する動作からやり直す。

【００１４】

【発明が解決しようとする課題】しかしながら、上述従
来のフレーム同期検出方式は、次のような問題を含んで
いる。すなわち、かかる回路は、フレーム同期検出用の
回路を多数のシフトレジスタや切替回路を用いて設計し
ているので、その分回路規模が大きくなってしまう。ま
た、シフトレジスタに格納できる受信データは限られて
いるので、同期検出するフレーム長がシフトレジスタの
格納ビット数より大きい場合は、受信データを分割して
シフトレジスタに格納する。そして、入らない分は読み
飛ばすという処理を行う。従って、読み飛ばした受信デ
ータに同期パターンビットがある可能性があるので、同
期パターンを検出するまでに、数回のデータ受信と検出
処理を繰り返さなくてはならず、迅速な同期検出が困難
となる。

【００１５】そこで、本発明の目的は、フレーム同期検
出回路の設計を行わず、マイクロプロセッサでフレーム
同期検出を行い、回路規模を縮小するとともに、フレー
ム長の長短、同期信号のビット数に関わらず迅速なフレ
ーム同期検出を可能とするフレーム同期検出方式を提供
することにある。

【００１６】

【課題を解決するための手段】前述の課題を解決するた
め、本発明によるフレーム同期検出方式は、伝送データ
より高速処理の行えるマイクロブロセッサと受信データ
を格納するメモリとを有し、メモリに受信データを一方
向にフレーム長毎に格納し、保護フレーム分のデータを
受信後、前記マイクロプロセッサにより前記メモリの先
頭アドレスのデータから順に同期パターンとの比較判定
処理を行いフレーム同期を検出する。

【００１７】また、本発明の他の態様によるフレーム同
期検出方式は、同期検出を行なうための受信データをメ
モリに取り込み、前記メモリから読み出したデータを同
期パターンと比較して同期検出するフレーム同期検出方
式において、１フレーム毎に前記受信データを前記メモ
リに取り込み、随時、同期検出を行う。

【００１８】本発明の更に他の態様によるフレーム同期
検出方式は、同期ビット列の検出を行うフレーム同期検
出方式において、１フレームから予め定めた保護フレー
ムまでのビット列のデータを１つのデータとして扱い、
その値が前記同期パターンと一致するか否かを判断す
る。

【００１９】ここで、前記メモリから各フレームの先頭
ビット列を読み出し、同期パターンと比較し、不一致の
場合は、同期ビット列でないと判断し、次のアドレスを
読み出して同様に同期パターンとの比較処理を行い、以
後、同期ビット列が検出されるまで検出処理を行い、ま
た、前記同期ビット列が検出されたら、前記ビット列の
検出処理は中断され、次フレームの同期検出処理を行
う。

【００２０】

【発明の実施の形態】次に本発明によるフレーム同期検
出方式の一実施形態を図面を参照しながら説明する。図
１は、本発明によるフレーム同期検出方式の一実施形態
を示す構成図、図２は図１のメモリに最初の８フレーム
分のデータが格納された時の説明図である。本実施形態
のフレーム同期検出方式は、受信データをメモリに格納
する処理を行ったり、フレーム同期検出の判定処理など
を行うマイクロプロセッサ１と受信データを格納するメ
モリ２で構成される。

【００２１】以下では、検出する同期パターンを「００
１１０１１」、後方保護フレすム段数を７フレームとし
て説明する。

【００２２】図１のマイクロプロセッサ１で受信したデ
ータは、一旦、メモリ２に格納される。このとき、メモ
リ２に格納されたデータは、仮想的に図２のような形式
で管理が行なわれ、受信データはメモリ２のアドレス方
向（Ｙ方向）の同じビット位置に格納される。図２の例
では、１フレーム目を受信した時にｂｉｔ０の位置にＹ
方向に格納する。２フレーム目を受信した時には、ｂｉ
ｔ１の位置にＹ方向に格納する。同様に、７フレーム目
まで受信して、メモリエリアに格納する。ちなみに、ｂ
ｉｔ７の列は使用しないので、「０」を設定しておく。

【００２３】７フレーム分のデータを受信したら、図２
のメモリのＡのアドレスを読み出す。各フレームの先頭
ビット列が読み出されるので、これが同期パターンと一
致するか判定する。同期パターンは「００１１０１１」
なので、アドレスＡの値が０ｘ６ｃであれば、同期パタ
ーンビット列であると判定する。

【００２４】値が０ｘ６ｃ以外の場合は、同期ビット列
ではないと判断し、次のアドレスを読み出して同様に同
期パターンとの比較処理をする。以後、同期ビット列が
検出されるまで、Ｙ方向に検出処理を行う。

【００２５】Ｙ方向に検出中に同期ビット列が検出され
たら、Ｙ方向のビット列の検出処理は中断され、次フレ
ームの同期検出処理に移る。この場合、次に検出対象と
なる８フレーム自の受信データは、図３のように検出処
理が終わったｂｉｔ０の位置に格納する。以降、７フレ
ーム分取り込んできて、メモリエリアのデータを入れ替
える。再度、先頭アドレスのデータから同期パターン検
出処理に移る。この動作を繰り返す。

【００２６】また、同期ビット列がフレームの最後まで
検出されない場合は、図４のように全データをＸ方向の
逆方向に１ビットシフトして、次に検出対象となる８フ
レーム目のデータをｂｉｔ６７の位置に格納する。以降
は、同様にビット列を読み出して、同期パターンと一致
するビット列の検出を行う。

【００２７】

【発明の効果】以上説明したように、本発明のフレーム
同期検出方式によれば、マイクロプロセッサを使用して
信号処理を行う場合に、マイクロプロセッサで同期検出
処理を行えるためフレーム同期検出処理用の回路を省略
することが出来る。また、受信データのメモリヘの格納
が可能で、受信したデータを格納するエリアが自由な形
態で確保出来るため、フレーム長の長短に関わらず受信
データをフレ＝ム長毎に格納出来る。更には、保護フレ
ーム段数も同期パターンのビット数に合わせてとること
が出来るので、受信データのフレーム長及び検出する同
期パターンのビット数に対する汎用性が向上する。

【図面の簡単な説明】

【図１】本発明によるフレーム同期検出方式の構成図で
ある。

【図２】図１に示すメモリに最初の８フレーム分のデー
タが格納された時の説明図である。

【図３】同期検出後の次フレーム以降のデータが格納さ
れた時の説明図である。

【図４】同期未検出後の次フレーム以降のデータが格納
された時の説明図である。

【図５】従来のフレーム同期検出方式の構成図である。

【図６】従来のフレーム同期検出回路図である。

【図７】図６における切替回路の一例を示す回路図であ
る。

【図８】従来のフレーム同期検出方式における６４ｋｂ
ｌｓチャネルの伝送フレームの構成を示す説明図であ
る。

【符号の説明】

１、１１ マイクロプロセサ ２ メモリ １３３ シフトレジスタ制御回路 １３４ フリップフロップ １３５ａ〜１３５ｃ シフトレジスタ １３６ａ〜１３６ｃ 切替回路 １３７ ナンド回路 １３６１ バッファ １３６２ インバータ １３６３ スイッチ

Claims (5)

【特許請求の範囲】
1. 【請求項１】伝送データより高速処理の行えるマイクロ
   ブロセッサと受信データを格納するメモリとを有し、メ
   モリに受信データを一方向にフレーム長毎に格納し、保
   護フレーム分のデータを受信後、前記マイクロプロセッ
   サにより前記メモリの先頭アドレスのデータから順に同
   期パターンとの比較判定処理を行いフレーム同期を検出
   することを特徴とするフレーム同期検出方式。
2. 【請求項２】同期検出を行なうための受信データをメモ
   リに取り込み、前記メモリから読み出したデータを同期
   パターンと比較して同期検出するフレーム同期検出方式
   において、 １フレーム毎に前記受信データを前記メモリに取り込
   み、随時、同期検出を行うことを特徴とするフレーム同
   期検出方式。
3. 【請求項３】同期ビット列の検出を行うフレーム同期検
   出方式において、 １フレームから予め定めた保護フレームまでのビット列
   のデータを１つのデータとして扱い、その値が前記同期
   パターンと一致するか否かを判断することを特徴とする
   フレーム同期検出方式。
4. 【請求項４】前記メモリから各フレームの先頭ビット列
   を読み出し、同期パターンと比較し、不一致の場合は、
   同期ビット列でないと判断し、次のアドレスを読み出し
   て同様に同期パターンとの比較処理を行い、以後、同期
   ビット列が検出されるまで検出処理を行う請求項３に記
   載のフレーム同期検出方式。
5. 【請求項５】前記同期ビット列が検出されたら、前記ビ
   ット列の検出処理は中断され、次フレームの同期検出処
   理を行う請求項３に記載のフレーム同期検出方式。