JPS59791A - パタ−ン認識方法及びその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）４発明の技術分野 本Ｒ明はパターン認識の際のマツチングの取り方を改良
したパターン認識方法及びその装置に関する。

（２）、技術の背景 従来におけるパターンマツチングにおいても、予めマス
ターパターン全用意しておき、被認識パターンが取り込
せれると、その被認識パターンとマスターパターンとの
間にマツチングがあるか否かを調べて、そのマツチング
が得られたときに被し識パターンの認識が出来たとする
方式のものが知られている。

しかしながら、この従来の方式はそのマツチングの取り
方に問題があってその認識が出来たか否かの結果會得る
までの時間が長くなり、そのため上記方式はとりわけ、
結果を速やかに得た％分野においてはそれを用いること
が不可能になることすらあシ、その早急な解決手段の開
発が切望されている。

（３）６　　従来技術と問題点 その従来の技術を具体的に述べると、被認識パターンの
認識方式は被認識パターンとマスターパターンどの対応
する絵素、即ちビット毎の比較を全絵累について施行し
て初めて被認識パターンの認識全行いうろこととなる如
きものであった。

このようなＶ織方式はパターンに含まれる全ビットの処
理をどのような被認識パターンについても施行したけれ
ばならない関係上、そのマツチング時間はいづれのパタ
ーンについても同じ時間を要し、しかもその時間が長く
なるという特性を有している。

（４）０発明の目的 本発明は上述したような従来技法の有する技術的課題に
着目して創案されたもので、その目的はマツチング時間
の短縮化を実現しうるパターン認識方法及びその装置を
提供することにある。

（５）０発明の構成 そして、この目的は被し識パターンから切り出された被
認識部分パターンとマスターパターンとの対応ビット間
のマツチングの有無から被認識パターンのパターン認識
をするに際して、切り出された被認識部分パターンと上
記マスターパターンとの間の非マツチングビット数を求
め、該非マツチングピット数が予め決められた値を超え
ることに応答してその被認識部分パターンとマスターパ
ターンとのマツチンクラ中止して次の被認識部分パター
ン切シ出し窓の被認識部分パターンと上記マスターパタ
ーンとのマツチングを開始させることによって達成され
る。

（６）０発明の実施例 以下、添付図面を参照しながら、本発明の詳細な説明す
る。

第１図は本発明を実施する装置構成を示す。

１は標準試料又は被認識物例えば集積回路で、２が標準
試料又は被認識物を走査してマスターパターン若しくは
被認識パターンのアナログ信号を得る撮像系、例えばＴ
Ｖ右カメラある。このＴＶ右カメラＴＶカメラドライバ
ー３、二値化回路４、切替スイッチ５を経てマスターパ
ターンメモリ６又は被認識パターンメモリ７へ接続され
る。又同期金とるため、ＴＶカメラドライバー３は制御
回路８及び制御回路８の制御の下にクロックパルスを発
生するクロックパルス発生回路９の制御の下に置かれる
と共に、二値化回路４、メモリ６．７はヌ、クロックパ
ルス発生回路９かものクロックパルスによってそれらの
動作が規整される。メモリ６はｎｘｎのビット容量で、
メモリ７はＮｘＮ（Ｎ）ｎ）のビット容量である。そし
て、メモリ７からはｎｘｎの被認識部分パターンが切り
出されるようにされ、しかもその部分パターンがメモリ
６のマスターパターンと共にビット直列に読出され、そ
れらのビットが対応するシフトレジスタ回路１０．１１
へ送り込まれるように構成されている。

又、切り出される被ＶＥＲ部分パターンの位置を示すア
ドレスがクロックパルス発生回路９かものパルスに応答
して順次に、パターンマツチング位置アドレス回路１２
に発生されるように構成されている。回路１２は制御回
路８の制御を受ける。

１３はパターンマツチング制御回路で、この回路はクロ
ックパルス発生回路９及び比較回路１４へ接続されてお
り、その出力はシフトレジスタ回路１０．１１へ接続さ
れている。これら回路１０．１１の出力は排他的論理和
回路１５へ接続され、該回路１５の出力はマツチング度
発生回路（マツチングビット加算回路）１６及び非マツ
チング度発生回路（非マツチングビット加算回路）１７
へ接続されている。

マツチング度発生回路１６の出力は比較回路１８の第１
の比較入力及びマツチングビーク値用レジスタ１９０セ
ット入カへ接続されている。

レジスタ１９の出力は比較回路１８の第２の比較入力及
び減算器２０の入力へ接続されている。

比較回路１８の第１の出力はレジスタ１９のセット制御
入力へ接続され、その第２の出力はマツチングビークア
ドレスレジスタ２１のセット入力へ接続され、この第２
の出力の発生時にパターンマツチング位置アドレス回路
１２の値を取シ込むように構成されている。

２２は制御回路８の制御の下にマツチングビーク値の最
小値をセットされるマツチングピーク値最小値設定回路
で、その出力はレジスタ１９の初期セット入力へ接続さ
れている。レジスタ１９は又、クロックパルス発生回路
９の出力へ接続されている。

上述の非マツチング度発生回路１７の出力は直接に、比
較回路１４の第１の入力へ接続され、又減算器２０の出
力は非マツチングビット数レジスタ２３を峰て比較回路
１４の第２の入力へ接続されて本発明の特徴部分である
非マツチング度回路系を構成している。

上述した構成装置の動作を以下に説明する。

先ず、標準試料１が撮像系、例えばＴＶ左カメラの視野
内に置、かれ、制御回路８の制御の下にＴＶカメラドラ
イバー３が動作されると共に、制御回路８の制御の下に
あるクロックツ（ルス発生回路９からのクロックパルス
を受ける二値化回路４によってＴＶ左カメラから読み取
られた画ｇｐ信号が二値化されて、メモリ６側へ切替え
られているスイッチ５′ｆ、経て、回路９の制御の下に
マスターパターンメモリ６に順次に記憶されていってマ
スターパターンがメモリ６内に格納される。

このようにして、マスターパターンがメモリ６に格納さ
れた後、ＴＶ左カメラの視野内に被認識物１が置かれる
と共にスイッチ５がメモリ７側に切替えられる。そして
、被認識物から得られる被認識パターンのサイズがマス
ターノぐターンのサイズよシ大きくなっていることを除
き、マスターパターンのメモリ６への格納と同様にして
、被認識パターンがパターンメモリ７へ格納される。

これらの格納の後、制御回路８はマスターパターンメモ
リ６からその予め決められた位置、例えば第２図の（２
−２）に示す如きメモリの格納態様であったとすると、
その左上コーナから予め決められた方向にマスターパタ
ーンをビット直列に読み出す。

これと同期してパターンメモリ７からもＮ×Ｎの被認識
パターン内からその予め決められた位置、例えば第２図
の（２−１）に示す如きメモリの格納態様であったとす
ると、ｎ、ｘｎの被認ｗｔ部分パターンの第１行目（被
認識部分パターン切シ出し窓）で第１列目がピット直列
に読出される。

これらのビットは対応するシフトレジスタ回路１０．１
１へパターンマツチング制御回路１３の制御の下に順次
に送り込まれでいく。

そして、送シ込寸れた各ビットは排他的論理和回路１５
において対応ビットが比較され、それらのビットが一致
しているビット数がマツチング度発生回路１６で求めら
れると同時に、−致してい力いビット数が非マツチング
度発生回路１７で求められる。

又、上述の如くして、パターンメモリ７から切り出され
た被認識部分パターンの識別アドレスがクロックパルス
発生回路１２に生成され、制御回路８の制御の下にマツ
チングピーク値の最小値Ｐｍｏがマツチングピーク値最
小値設定回路２２にセットされる。

比較回路１８においてマツチング度加泗回路のマツチン
グ度と比較されるマツチングビーク修用レジスタ１９の
値は初期的には設定回路２２の値Ｐｍｏがセットされる
。パターンマツチングが開始され、得られたマツチング
値がＰｍｏより太きいとき線２４．２５上に出力が出て
加算回路１６の値がレジスタ１９にセットされてｈの値
とされると共に、レジスタ２１へのアドレス回路１２の
値のセットが生ぜしめられる。又、回路１９の値が減算
器２０へ供給され、ｎ　−Ｐｍなる非マツチングビット
数がレジスタ２３にセットされる。

このレジスタ２３の値と非マツチング度発生回路１７の
値とが比較される。レジスタ２３の値の方が加ａ回路１
７の値よシ太きいと、比較回路１４は出力信号を発生せ
ず、全マスタデータについてマツチングを完遂する。逆
に、加算回路１７の値がレジスタ２３の値よりも大きく
カつたことを比較回路１４で検知すると、回路１４から
出力信号をマツチング制御回路１３に送り、その位置で
のマツチングを中断させパターンマツチング制御回路１
３に、第２図の（２−１）に示す如きメモリ７内の第１
行目であって第２列目（つまシ、右へ１ピツトシフトし
た位置）の被し識部分パターンとのマツチングを開始さ
せる。

この場合にも、比較回路１８から出力信号が発生するな
らば、レジスタ１９への加算回路１６の値のセ）ト及び
レジスタ２１へのアドレス回路１２の値のセットが生ぜ
しめられつ＼、非マツチング度回路系において上述した
と同様の比較動作が生せしめられる。

この比較動作において、比較回路１４から出力信号（ク
リアクロック）が発生されないと、後続の列への上述し
たと同様の処理を生ぜしめられていくが、逆に、クリア
クロックが発生されると、その行についてのそれ以上の
上述処理を中止して、次の列つまり第２図の（２−１）
例示では被認識部分パターンを１ビツト右方へ移した領
域（切シ出し窓）への処理に移る。

このような処理が（Ｎ−ｎ）行の処理において比較回路
１４から出力信号が出るまで続けられる。

こうして、上述の一連の処理が終了したときに、マツチ
ングピークアドレスレジスタ２１にセットされている識
別アドレスが示す被認識部分パターンをマスターパター
ンについて所要のマツチング度で一致を得たパターンと
して認識することが出来る。

このように、被認識部分パターンについての非マツチン
グビット数がその被認識部分パター　４ンの処理までに
得られたマツチングピーク値に対する非マツチングビッ
ト数を超えると、その切シ出し窓についてのそれ以後の
マツチング処理を中止し、次の切シ出し窓位置での処理
に移るから、パターンマツチング時間を短縮することが
出来る。

又、上記実施例において、マツチングピーク値の初期設
定値を適切に選べば、時間短縮効果全高め得る。

（７）１発明の効果 以上要するに、本発明によれば、マツチングピーク値を
得た被認識部分パターンにおける非マツチングビット数
を、成る被認隊部分パターンについての非マツチングビ
ット数が超えるならば、その切シ出し窓についてのそれ
以上のマツチング処理を中止するから、パターンマツチ
ング処理時間を短縮することが出来る。又、その時間は
マツチングピーク値の適切な設定で更に短縮させること
が出来る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本発明の
説明に用いるためにメモリを図解する図である。 図において、ｌは標準試料又は被認識物、２はＴＶカメ
ラ、３はＴＶカメラドライバー、４は二値化回路、５は
スイッチ、６はマスターパターンメモリ、７は被認識パ
ターンメモリ、８は制御回路、９はクロックパルス発生
回路、ｔｏ、ｔｘｎシフトレジスタ回路、１２はパター
ンマツチング位置アドレス回路、１３はパターンマツチ
ング制御回路、１４．１８は比較回路、１５は排他的論
理和回路、１６はマツチング度発生回路、１７は非マツ
チング度発生回路、１９けマツチングビーク修用レジス
タ、２０は減算器、２１はマツチングビークアドレスレ
ジスタ、２２はマツチングピーク値最小値設定回路、２
３け非マツチングピット数レジスタである。 特許出願人　富士通株式会社

Claims (1)

1. 【特許請求の範囲】 １）被認識パターンの被認識部分パターン切勺出し窓か
   ら被認識部分パターンを切υ出し、そのＭＭ識部分パタ
   ーンとマスターパターンとの間の非マツチングビット数
   を求め、該非マツチングビット数が予め決められる値を
   超えることに応答してその被認識部分パターン切シ出し
   窓から切り出される被認識部分パターンと上記マスター
   パターンとのマツチングを中止して次の被認識部分パタ
   ーン切シ出し窓から切り出される＊ｉ［１部分パターン
   と上記マスターパターンとのマツチングを開始すること
   を特徴とするパターン認識方法。 ２）上記予め決められる値はマツチングビーク信管発生
   する被認識部分パターンについての非マツチングビット
   数であることを特徴とする特許請求の範囲第１項記載の
   パターン認識方法。 ３）上記予め決められる値はマッチングヒ゛−り値の最
   小値全初期設定して得られることを特徴とする特許請求
   の範囲第１項記載のノ（ターン認識方法。 ４）被認識パターンの被Ｖ識部分ノくターン切ｐ出し窓
   から被認識部分パターンを切シ出し、その被認識部分パ
   ターンとマスターノ（ターンとのマツチングから被認識
   パターン金認識する装置において、マツチングビーク値
   を発生する被認識ｆｌパターンでの非マツチングビット
   数を発生する第１の手段と、上記マツチングを行った被
   １１ｍ部分パターンでの非マツチングビット数を発生す
   る第２の手段と、上記第１及び第２の手段に応答する比
   較回路とを設け、該比較回路の出力に応答してその被認
   識部分）（ターン切り出し窓についてのマツチング処理
   全中止し、次の被認識部分パターン切シ出し窓について
   のマツチングを開始するように構成したことを特徴とす
   るパターン認識装置。 ５）上記第１の手段でのマツチングピーク値ハマツチ７
   グビーク値最小値設定回路から初期設定されるように構
   成されたことを特徴とする特許請求の範囲第４項記載の
   バクーン認識装置。