JPH01305662A - 画像縮小処理器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力した画像情報を０か１かの２値レベルに
量子化した電気信号として取り扱う画像編集装置や電子
ファイリング装置等に関し、特に入力画像情報について
任意率縮小処理を伴う画素合成処理を行う画像縮小処理
器に関するものである。

〔従来の技術〕

従来、この種の画像縮小処理器における任意率の画像縮
小処理としては、縮小処理後に各画素の位置をソフトウ
ェアで算出し、さらに、その周辺画素を抽出して画素合
成を行うものや、ハードウェアを用いるものでは、画像
中の各画素について間引（か残すかが指示された縮小率
と１＝１に対応した縮小ビット指示列と入力画像とをシ
リアルに参照しながら、縮小処理後の画素を合成するだ
めの周辺画素の抽出および画素合成処理を行うものがあ
った。

〔発明が解決しようとする課題〕

しかしながら、このような従来の画像縮小処理は、いず
れも、ある一定量の入力画像を取り込んで画像縮小処理
を行った後に、さらに、周辺画素の抽出および画素合成
を行っているため、縮小処理に要する時間が長くなり、
処理が遅くなるという課題を有していた。

〔課題を解決するための手段〕

本発明はこのような課題を解決するためになされたもの
で、パラレルデータとして人力した画像情報について画
素合成を行いパラレルデータとして出力する画素合成回
路と、画像入力部からの画像情報を記憶するラインメモ
リと、縮小ビット指示列を発生ずる回路と、画素合成回
路からの画像情報中の各画素を縮小ビット指示列に従っ
て縮小画像情報に変換しこれをパラレルデータとして出
力する画像縮小処理回路と、この縮小画像情報をワード
バンクしてパラレルデータとして出力するワードパック
回路とを備えたものである。

〔作　用〕

入力された画像情報は、画素合成処理、縮小処理および
ワードパック処理とが各人ツノ画像ライン毎にパラレル
に処理される。

〔実施例〕

次に本発明について図面を参照して以下に説明する。

第１図は本発明の一実施例による画像縮小処理器の回路
構成を表すブロック図である。

本実施例では、１つのラインメモリを有し、４点論理合
成法による画素合成と画像縮小処理を行う場合について
説明するが、この説明に先立って、まず、４点論理合成
法について第２図を用いて説明する。

同図において、○は縮小処理前の画素位置、実線で示さ
れる格子は縮小処理前の格子を示し、また、△は縮小処
理後の理論的な画素位置、点線で示される格子は縮小処
理後の格子を示す。

ここで、縮小処理後の画素Ｎが２値レヘルのうちの０で
あるか１であるかを画素の色により決定する場合、画素
Ｎを囲む４点、即ち、ａＯ＋　　ａ１、ｂ、、ｂ、を参
照して決定する方法が４点論理合成法である。この場合
の決定法としては、例えば、次のような方法が挙げられ
る。

■最隣接点法：　Ｎ−ｂ　。

■４点ＡＮＤ法：　Ｎ−ａｏ　・ａ、　　ＨｂＯＨｂ。

■４点ＯＲ法：Ｎ＝ａｏ＋ａ、　＋ｂｏ＋ｂ。

■多数決法１：Ｎ＝ａ０−ａ、−ｂ。

＋ａ、−ｂｏ　−ｂ。

＋ｂ０−ｂＩ　−ａ。

＋ｂ、・ａｏ−ａ。

■多数決法ＩＩ　：Ｎ−（ａｏ＋ａ、＋ｂｏ）・　（ａ
ｔ　＋ｂｏ　＋ｂ、） ・　（ｂｏ＋ｌ）、＋ａｏ　） −（ｂ、＋ａｏ＋ａ、） 上記各側の式において、左辺の画素Ｎの色は、右辺の演
算結果により求められた位置の画素の色となることを表
している。また、上記の■においては、近似的にＮ＝ａ
０に固定とする方法も有り、また、■は、ａＯ＋　　ａ
ｌ　＋　　ｂ６　＋　　１）Ｉのうち画素の色が白のも
のが２．３．４個存在した場合には４一 画素Ｎを白く論理値０）とすることを表し、また、■は
、ａＯ＋　　ａｌ　＋　　ｂＯ＋　　ｂＩのうち画素の
色が黒のものが２．　３．　４個存在した場合には画素
Ｎを黒（論理値１）とすることを表す。

第ｎ番目のラインと第（ｎ＋１．）番目のラインとの２
ライン分の画像を入力し、上記の４点論理合成法による
画素合成を行うのが第１図の画素合成回路２である。

第１図において、画像入力部１はＷビットの画像情報を
パラレルに入力し、入力された画像はラインメモリ６に
蓄積される。いま、第ｎ番目のラインがラインメモリ６
に蓄積されたとする。制御部８はラインメモリ６に蓄積
されるデータ量を監視し、そのレングスが画像の１ライ
ン分に達した時に画素合成回路２および縮小ビット指示
列を発生するジェネレータ５に起動をかける。

この後、入力される画像、即ち、第（ｎ＋１）番目のラ
インに相当する画像は、ラインメモリ６および画素合成
回路２の双方へ供給される。この第（ｎ＋１）番目のラ
インの入力と同期し、画素６一 合成回路２は、第ｎ番目のラインをラインメモリ６から
読み出す。画素合成回路２はこれら第ｎ番目のライン、
第（ｎ＋１）番目のラインの画像（ともにＷビットパラ
レル）を４点論理合成法によりパラレルに合成し、この
結果をＷビットパラレルに画像縮小回路３へ出力する。

画像縮小回路３は、４点論理合成されたＷビットパラレ
ルな画像を画素合成回路２から入力し、これと同時に、
ジェネレータ５から縮小率と１＝１に対応する縮小ビッ
ト指示列を入力する。そして、画像中の画素を間引くか
、残すかがそれぞれ０と１とで指示された縮小ビット指
示列に従い、画素合成回路２からのＷビットパラレル画
像の各画素を間引き、この結果をＬＳＢ詰めにし、Ｗビ
・７トバラレルなデータとしてワードパンク回路４へ出
ツノする。

ジェネレータ５から出力されたＷビットパラレルな縮小
ピント指示列は、画像縮小回路３に入力されるのと同時
に有効ピントカウンタ７にも入力される。有効ビントカ
ウンク７は、縮小ビット指示列中の１の個数、即ち、画
像縮小回路３から出力された画像中、ＬＳＢ側から何ビ
ットが有効であるかを検出し、ワードパック回路４へ通
知する。

ワードパック回路４はバレルシフタを内蔵しており、画
像縮小回路３からの画像入力と、有効ビットカウンタ７
からの有効ビット数を示す入ツノとにより、画像を出力
データビソ１−幅にパンクし、その結果を出力する。

以上により、第ｎ番目のライン、第（ｎ＋１）番目のラ
インを用いた４点論理による画素合成と、縮小ビット指
示列による画像縮小処理とをパラレルに実行することが
出来る。また、画素合成回路２と画像縮小回路３および
ワードパック回路４はそれぞれ独立しており、かつ、パ
ラレル処理が可能であるため、処理を画素合成、縮小、
ワードパックの３つに分解し、これらをパイプライン的
に実行させ、処理の高速化を実現させている。

さらに、第ｎ番目のラインと第（ｎ＋１）番目のライン
の処理を行った際、第（ｎ＋１）番目のラインは、画像
入力部１から画素合成回路２と同＝７＝ 時にラインメモリ６へも出力されて蓄積されるため、次
のラインの処理として第（ｎ＋１）番目のラインと第（
ｎ＋２）番目のラインを使用する場合は、第（ｎ−１−
２）番目のラインのみを入力すれば良いこととなる。

〔発明の効果〕

以上説明したように本発明は、パラレルデータとして入
力した画像情報について画素合成を行いパラレルデータ
として出力する画素合成回路と、画像入力部からの画像
情報を記憶するラインメモリと、縮小ビット指示列を発
生する回路と、画素合成回路からの画像情報中の各画素
を縮小ビ・ノド指示列に従って縮小画像情報に変換しこ
れをパラレルデータとして出力する画像縮小処理回路と
、この縮小画像情報をワードパンクしてパラレルデータ
として出力するワードバンク回路とを備えたことにより
、入力された画像情報は、画素合成処理、縮小処理およ
びワードパ、ツタ処理とが各人力画像ライン毎にパラレ
ルに処理される。

このため、画像縮小処理の処理時間は短縮化さ＝８− れるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を表すブロック図
、第２図は４点論理合成法を説明するための各画素の位
置を示す図である。 １・・・画像入力部、２・・・画素合成回路、３・・・
画像縮小回路、４・・・ワードバンク回路、５・・・ジ
ェネレータ、６・・・ラインメモリ、７・・・有効ピン
トカウンタ、８・・・制御部。

Claims (1)

【特許請求の範囲】
1. １または複数ラインの画像をパラレルデータとして入力
   する画像入力部と、この画像入力部から出力された画像
   情報を所定の論理に従って画素合成を行いパラレルデー
   タとして出力する画素合成回路と、前記画像入力部から
   出力された画像情報を記憶する画像１ライン分の記憶容
   量を有する１つまたは複数のラインメモリと、入力した
   画像情報中の各画素を縮小率に従った２値レベルに対応
   させる縮小ビット指示列を発生する回路と、前記画素合
   成回路からの画像情報およびこの縮小ビット指示列を入
   力しこの画像情報中の各画素を縮小ビット指示列に従っ
   て間引いた縮小画像情報をパラレルデータとして出力す
   る画像縮小回路と、この画像縮小処理回路から出力され
   た縮小画像情報を予め定められたビット幅にワードパッ
   クしてパラレルデータとして出力するワードパック回路
   とを備えた画像縮小処理器。